JPS62502371A - クロツク信号制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はクロック出力線に出力するクロック信号を選択する種類のクロック信 号回路に関する。

背景技術 半導体装置では、通常接地の“ロー″レベルと、通常電源電圧の“ハイ”レベル 間で容量性負荷全ドライブする出力ドライバ回路を有するクロック発生器が使用 される。Ｍｏ８装置を使用して“ハイ″レベルの方にドライブする際、ＭｏＳ装 置の電気特性の理由によシ、電源電圧からの閾値電圧の電圧降下が発生する。そ れによって、クロック信号はある振幅の低下をきたし、そのクロック信号で動作 する回路の働きが悪くなる。

プートストラップ回路を使用してクロック信号の振幅を完全に復元又は（及び） 増加させることができる。

集積回路の設計では、導線及び装置に割当てられる領域が大きいと、その回路の チップの寸法を減少することを制限し、そのためコストの増加及び回路動作速度 の増加を招くことになる。故に、可能な限シ、１本の信号線に２つの信号を通す ことにより、２つの信号が互いに干渉しないかぎシ、もう１本の通信線を省くよ うにすることが望ましい。そのようにすることにより、その回路の実施に使用す るチップ領域は減少され、回路全率さく且つ高速にすることができる。

発明の開示 この発明の目的はクロック出力線に出方するクロック信号を選択する簡単且つ安 価な回路を提供することであり、特にブーツされたクロック信号を出力線に供給 することである。

従って、この発明によると、クロック出力線に出力するクロック信号を選択する クロック信号回路であって、非重複クロック信号を受信して夫々第１及び第２の Ｍｏ３装置により前記クロック出力線に接続されるようにした第１及び第２のク ロック入力手段と、夫々前記第１及び第２のＭｏ３装置に接続された第３及び第 ４のＭｏ３装置と、前記第３及び第４のＭＯＳ装置に接続されクロック信号制御 信号及び前記クロック信号に応答して選ばれたブーツ・クロック信号を前記クロ ック出力線に供給するロジック手段とを含むことを特徴とするクロック信号回路 を提供する。

この発明のクロック信号回路の利点は２つのクロック信号間で干渉を生じさせる ことなく、２つのクロック信号を制御して第１又は第２のクロック信号のいずれ かの組合わせを供給することができることである。

更に、この回路は小型且つ高速動作回路として作成するに適切なものであるとい う利点を有する。

次に、第１の実施例を要約すると、夫々クロック信号を制御するために、２つの 同一回路を設け、その各回路は夫々の制御信号と他のクロック信号を入力として 受信するノア・ダートで始まる。各ノア・ダートの出力はダートが電源電圧に接 続されているＭｏ８装置のソース端子に接続される。Ｍｏ８装置のドレインはソ ースが第１のクロック信号を受信するように接続されている第２のＭｏ８装置の ダートに接続される。第２のＭｏ３装置のドレインは回路の出力端子に接続され る。

第２のクロック信号のための類似する回路の出力が第１の回路の出力端子に接続 される。その出力端子は出力Ｍｏ８装置によシ接地のような基準電位に接続され る。

もう１つのノア・ダートは第１及び第２のノア・ダートの出力を出力Ｍｏ３装置 のダートに出力する。

第２の実施例では、プートストラップ回路のターンオフ及びターンオン時間が保 証され、２つのＭｏ８装置を通る２つのクロック信号間の導通路は、クロック信 号が“ロー”のときに、第１及び第２のクロック信号をトグル入力として受信す るフリップ・７０ツノ回路によってクロックされるアンド回路を通して各ノア・ ダートの出力を交差接続することによって除去される。

第３の実施例では、第１及び第２の入力信号の補数である入力信号に応答する回 路を提供する。

図面の簡単な説明 次に、下記の添付−面を参照してその例にょシこの発明の詳細な説明する。

第１図は、この発明を例示するブロック図である◎第２図は、この発明の好まし い実施例の一部回路形式のロジック図である。

第３図は、第２図の好ましい実施例の回路図である。

第４図は、この発明の第２の実施例の一部回路形式のロジック図である。

第５図は、第４図の第２の実施例の回路図である。

第６図は、第２図乃至第５図の実施例の同じ点で発生した一組の波形図である。

第７図は、第４図及び第５図の実施例の同じ点で発生した一組の波形図である。

第８図は、第３の実施例の一部回路形式のロジック図である。

第９図は、第８図の第３実施例の回路図である。

第１０図は、第８図及び第９図の第３の実施例の同じ点で発生した一組の波形図 である。

第１図において、２ｏで指定した？ツクスは入力とじて信号クロックＯ制御、信 号クロック１制御、不重複クロックであるクロック０及びクロツク１信号を受信 するこの発明の回路を表わす。クロツク０信号の何個のパルスはクロツク１信号 の個々の・ぐルスと重複しないということを理解するべ・きである。その上、こ の説明かられかるように、信号クロック０制御はクロツク１信号晩間中変更する ことができるが、クロック０時間中は安定している。同様にして、信号クロック １制御はクロック０時間中は変更できるが、クロック１時間中は安定である。出 力は端子“出力”から取られ、それは５ゴルト・・ぐルス列から成る。この好ま しい実施例ではクロックＯ及びクロック１は５ゴルト・ノクルス列である。

動作の際、クロック０又はクロック１はその入力に現われた各クロック制御信号 によってブーツ回路を作動したときに出力端子から出力される。第１図の作用を 達成するための第１の実施例は第２図に示す。

第２図において、各クロック信号のための回路は大ト３１の他の入力に供給され る。ノア・ダート３１の出力はＭＯＳ装置３４のソース端子に接続され、ＭＯＳ 装置３４のドレイン端子はＭＯＳ装置３６のドレイン端子に接続される。ＭＯＳ 装置３６のドレイン端子は出力端子に接続される。ＭＯＳ装置３４のｆ−）は適 当な電源電圧ｖＤＤに接続される。ＭＯＳ装置３６のソース端子は信号クロック Ｏを受信するよう接続される。同様に、信号クロック０はノア・ダート３２の１ 人力に供給される。ノア・ゲート３２の出力はＭＯＳ装置３８のソース端子に接 続される。信号クロック１制御はノア・ゲート３２の他の入力に接続される。Ｍ ＯＳ装置３８のダート端子は電源電圧ｖＤＤに接続される。ＭＯＳ装置３８のド レインはソース端子が信号クロック１を受信するように接続されているＭＯＳ装 置４ｏのデートに接続される。ＭＯＳ装置４０のドレインは出力端子に接続され る。ＭＯＳ装置４４はそのダート入力に現われた信号に応答して、出力端子を接 地でよい基準電位に接続する。

ノア・ゲート４２はノア・ゲート３１の出力に接続された１人力を持ち、第２の 入力はノア・ゲート３２の出力に接続される。ノア・ゲート４２の出力はその入 力の信号のレベルに応答してＭＯＳ装置４４のダートをドライブする。動作の際 、ノア・ゲート３１に対する入力信号レベルが一般に接地である“ロー”のとき は、ノア・ゲート３１の出力は“ハイ”であり、ＭＯＳ装置４４のダートヲ十分 接地してそのターンオンを防止するようノア・グ〜ト４２の入力に接続される。

第３図は第２のロジック回路の例示であシ、それはダートの幅対長さ比がそこに 示すような値を有する３つのＭＯＳ　）ランジスタから成る点線で示したノア・ ゲート３１の物理的回路図に変換することができる。点線のがツクス３２．４２ 及びそのＭＯＳ装置は夫々ノア・ダートに対応する。

第４図は第２図及び第３図のブーツ・クロック回路全頁に詳細に示したものであ シ、両クロック制御信号が１オン”であシ、両クロック信号が“ロー”である場 合に、インターロック電流を防止する構造を示す。

２つのクロック信号の“ロー”電圧レベルがほとんど同一であると、第２図及び 第３図の回路に適切であろう。そのような状態が存在しない場合には、第４図及 び第５図の回路はインターロック電流を除去するだろう。第４図において、交差 接続方式のノア・ゲート５０はノア・ゲート５２からアンド・ゲート５４を介し てその出力を受信する。夫々フリップ・フロップ６０のＳ及びＲ入力に供給され た信号クロック０及びクロック１はアンド・ゲート５４をゲートするためにＱ出 力に信号を供給する。ノア・ダート５２はフリップ・クロック６０のＱ′出力の 信号のゲーティング制御のもとにアンド・ゲート５６を介して、交差接続のノア ・ダート５０からの出力を受信する。この強調回路は、もし他のクロックが次に ブーツするために可能化された場合、ちょうど終了したクロック信号のブーツ回 路のダートをプルダウンするように動作する。もし、第２のクロック・ブーツが 可゛能でないと、強調回路は影響を受けず、第１のブーツ回路は第２図及び第３ 図の動作に対応して第２のクロックによりターンオフされる。

第５図において、フリップ・フロップ６０はダート人力Ｓ、Ｒ及び出力Ｑ　、　 Ｑ’を有する交差接続ＭＯ３装置として実施される。更に、フリップ・フロップ 回路６０はそこに示すダート比を有するＭＯ８技術を使用して実施された。第４ 図のロジック組合わせであるノア・ダート５０及びアンド・ゲート５４は第５図 の点線５０内に示す３つのＭＯＳ装置及び点線５４内に示す２つのＭＯＳ装置か ら成る回路ハードウェアの組合せに書換えられる。同様に１．ノア・グー）４２ ．５２及びアンド・ゲート５６は夫々点線内に示すＭＯＳ装置の回路の組合わせ に変換される。

次に、第６図のタイミング波形において、それは第２図及び第３図の回路の動作 サイクルを実行した場合のものである。各波形の表示は実際の物理的回路に示し た点を表わす。円から始まシ矢印で終る作用線は、そのとき円の点でその波形の 変化が発生し、それが矢印端で示すその後の時点で１又はそれ以上を第２の変化 を発生させるという原因及び結果を表わす。波形の斜線部は、その回路に影響を 及ぼすことなく、斜線部分のいつでも結果が発生することができるという“無関 心”状態を表わす。この側の開始点として、信号７０ツクＯ制御及びクロック１ 制御は両方ともクロック閉塞状態にある。すなわち、両方とも“ハイ”レベルう に）、それによってノア・ゲート３１を可能化しく作用線２に示すように）、信 号クロック１が“ハイ１から“ロー″に変化したときに、ノードＡｚ−“Ｉ・イ ”にドライブする。そこで、ノードＡが“ハイ”になったときに、ノードＢがそ れに続き、ノア・ゲート４２の出力（ノードＥ）が“ロー”となる（作用線３） 。

クロック０が“ハイ１になったときに、それはノードＢの電位を更にブーツする （作用線４〕。故に、ブーツ作用によシ、回路の出力“出力”端子は“ハイ”と なり、クロック信号の全振幅に対応するレベルとなる。

信号クロックＯが負になると（作用線５）、ノートＢは前の電圧レベルに下り、 “出力”は“ロー２レベルに降下する。次の信号Ａルスであるクロック１が“／ 飄イ”になったときに（作用線６）、ノードＡｔ−ｔ”’ロー”レベルに下り、 ノードＥが“ノ・イ”レベルに上る。信号クロックＯ制御１ｄ１０−”レベルカ ラ−ノ１イ”レベルに立上る。残りのサイクルはノードＣ，Ｄ’（ｉ−含む第２ のチャンネルのための動作を繰返す。

次に、第６図及び第７図において、第４図及び第５図の回路に関する波形を説明 する。第７図において、フリップ・フロップ６０に供給される信号クロックＯが “ロー”から“）・イ”レベルに変わると、そのＱ′出力は“ハイ”から“ロー ”になり、Ｑ出力は”ロー”から１ハイ”に変わる。クロツク１信号が１０−” レベルから“・・イ”レベルに変わると、Ｑ信号は“ノ・イ”から“ロー″に変 わり、Ｑ’信号は“ロー”から“・・イ″レベルに変わる。Ｑ及びＱ′信号は夫 々ナンド・ダート５４．５６に対する入力信号である。これらアンド・ダートは 第５図に示すように、ノードＡ及び０点に接続され、前の回路実施例におけるよ り速く“ハイ”レベルから“ロー”レベルに変化させることによって、回路の動 作に影響を与える。この動作は第６図の作用線８．９．１０で示され、ノードＣ 及びノードＤに現われる波形の点線部分に現われる。この動作はノードＡ及びＢ が“ハイ”レベルに立上ったときに、ノードＣ及びＤが“ロー”レベルに降下す ることを保証し、その逆も保証することを意味する。

第８図を参照して２クロック回路の第３の実施例を説明する。ノア・ゲート９０ 及びＭＯＳ装置８８，９またように禁止されない。クロックＯ信号はＭＯＳ装置 ７０のソースに、ＭＯＳ装置８２のダートに、そしてインバータ８６を介してＭ ＯＳ装置９２のダートに供給される。クロツク１信号はＭＯＳ装置７８のダート に、ＭＯＳ装置７６のソースに、及びインバータ８４を介してＭＯＳ装置８８の ダートに供給される。ＭＯＳ装置７２゜７４は“出力”端子と回路接地との間に 接続される。

ノア・ゲート９ｏの出力はＭＯＳ装置７４のダートに接続され、入力はノア・グ ー）８０に接続される。ノア・ゲート８０は２つの他の入力を持ち、その１つは ノードＣ′に接続され、他方はノードＤ′に接続される。ノア・ゲート８０の出 力はＭＯＳ装置７２のダートに接続される。ノードＣ′は、又ＭＯＳ装置７８． ８８に接続され、ＭＯＳ装置７０のダートに接続される。ノードＤ′は、又ＭＯ Ｓ装置８２．９２にも接続され、ＭＯＳ装置７６のダートにも接続される。

第９図の２つのノア・グー）８０．９０及び２つのインバータ８４．８６はそれ らに対応する点線ボックスで示すＭＯＳ装置の回路組合わせに置換えることがで きる。第１０図の波形は第８図及び第９図の回路の各物理的点の波形を同一ラベ ルで示したもので、各信号のタイミングを示す。第８図、９図及び１０図を共に 参照し、クロックＯ信号（作用線１２）が”ロー”レベルから“ハイ”レベルに 移動すると、ノードＡ′の電おこらない。クロックＯ信号が“ハイ”から“ロー ”になると（作用線１３）、ノードＡ′の電位は上昇するが、それ以上遷移は発 生しない。クロツク１信号が上昇すると、それはクロツク０制御信号を゛ハイ“ レベルに作動し、ノードＢ′の電位を“ロー”レベルに降下させる。クロックＯ 制御信号が立上ると（作用線１５）、ノードＥ／ｌ、“ロー″にし〔作用線１６ 〕、ノードＦ′ヲ“ハイ”にする。クロツク１信号が“ロー２レベルの方に行っ たときに（作用線１７　）、ノードＢ′の電位は上昇全開始し、ノードＣ′はそ れに沿って移動する（作周線１８）。クロックＯ信号が“ハイルベルの方ニ立上 る（作用線１９）と、ノードＣ′の電位はより高くブーツされ、“出力”端子に おける信号をクロック信号の完全な電位まで立上らせる。回路の他の残りのサイ クルは回路図と共に波形図を見ることによって明らかとなるであろう。

ＦＩＧ、　１ （ダ　ボ嘗しト・バカレス） 剖 七 ＦＩＧ、７ ＦＩＧ、　８ ＦＩＧ、９ 国際調査報告 ＡＮＮＥＸ　Ｔｏ　ＴＨＥ　工ＮτＥ：ｚＮＡＴＩＯＭＡＬ　Ｓ三人ＲＣＦ、Ｒ Ｅ？ＯＲＴ　０ＮＩＩＶＩＴＥ回ＡＴＩＣＮＡｉ：、　Ａ、：’ＰＩ：、工ＣＡ ＴＺＯＮ　Ｎｏ、　ＰＣＴ／ＩＪｓ　８６１００５８３　（ＳＡ　１２６５０P υ５−Ａ−４３９８１５５０９１０８／８３　Ｎｏｎａ

Claims (1)

1. 【特許請求の範囲】 １．クロック出力線に出力するクロック信号を選択するクロック信号回路であっ て、 非重複クロック信号を受信して夫々第１及び第２のＭＯＳ装置（３６，４０；７ ０，７６）によって前記クロック出力線に接続するようにした第１及び第２のク ロック入力手段と、 夫々前記第１及び第２のＭＯＳ装置（３０，４０；７０，７６）に接続された第 ３及び第４のＭＯＳ装置（３４，３８；８８，９２）と、 前記第３及び第４のＭＯＳ装置（３４，３８；８８，９２）に接続されクロック 信号制御信号及び前記クロック信号に応答して選ばれブーツされたクロック信号 を前記クロック出力線に供給するようにしたロジック手段（３１，３２；８０， ８４，８６，９０）とを含むことを特徴とするクロック信号回路。 ２．前記ロジック手段（３１，３２）及び前記クロック出力線に接続され前記出 力手段にブーツされたクロック信号がない場合前記クロック出力線を基準電位に 接続するようにした出力制御手段（４２，４４）を含む請求の範囲１項記載のク ロック信号回路。 ３．前記ロジック手段は第１及び第２のロジック装置（３１，３２）を含み、前 記第１，第２，第３，及び第４のＭＯＳ装置は夫々第１，第２，第３及び第４の ＭＯＳトランジスタ（３６，４０，３４，３８）と、電源電圧に接続されたゲー トを有する第３及び第４のＭＯＳトランジスタ（３４，３８）と、前記第１のロ ジック装置（３１）と前記第１のＭＯＳトランジスタ（３６）のゲート電極との 間に接続され及び前記第２のロジック装置（３２）と前記第２のＭＯＳトランジ スタ（４０）のゲート電極との間に夫々接続されたソース・ドレイン・パスとを 含むことを特徴とする請求の範囲２項記載のクロック信号回路。 ４．前記クロック信号は第１のクロック信号（クロック０）と第２のクロック信 号（クロック１）とを含み、前記第１のクロック信号のクロック・パルスは前記 第２のクロック信号（クロック１）のクロック・パルスと重複せず、前記第１の ロジック装置は入力として第１の制御信号と前記第２のクロック信号（クロック １）とを受信するようにした第１のノア・ゲート（３１）を含み、前記第２のロ ジック装置は入力として第２の制御信号と前記第１のクロック信号（クロック０ ）とを受信するようにした第２のノア・ゲート（３２）を含む請求の範囲３項記 載のクロック信号回路。 ５．前記出力制御手段は第５のＭＯＳトランジスタ（４４）及び第３のノア・ゲ ート（４２）を含み、前記第５のＭＯＳトランジスタ（４４）は前記出力線と前 記基準電位間に接続されたソース・ドレイン路を持ち、前記第３のノア・ゲート （４２）は入力として前記第１及び第２のノア・ゲート（３１，３２）の出力を 受信し前記第５のＭＯＳトランジスタ（４４）のゲート電極に接続された出力を 有する請求の範囲４項記載のクロック信号回路。 ６．前記第１及び第２のノア・ゲート（５０，５２）の出力を夫々前記第２及び 第１のノア・ゲート（５２，５０）に交差接続するようにしたゲート手段（５４ ，５６）と、入力として前記第１及び第２のクロック信号（クロック０，クロッ ク１）を受信し前記ゲート手段（５４，５６）に接続された第１及び第２の出力 を有しそれによって前記第１及び第２のＭＯＳトランジスタ（３６，４０）の非 重複動作を保証するようにした双安定回路（６０）とを含む請求の範囲５項記載 のクロック信号回路。 ７．前記ゲート手段は第１及び第２のアンド・ゲート（５４，５６）を含み、前 記第１のアンド・ゲート（５４）は入力として前記第２のノア・ゲート（５２） の出力と前記双安定回路（６０）の第１の出力とを受信し前記第１のノア・ゲー ト（５０）の入力に接続された出力を有し、前記第２のアンド・ゲート（５６） は入力として前記第１のノア・ゲート（５０）の出力と前記双安定回路（６０） の第２の出力とを受信し前記第２のノア・ゲート（５２）の入力に接続された出 力を有する請求の範囲６項記載のクロック信号回路。