CN107623516A - 一种数字调节输出信号交叉电压的方法及电路 - Google Patents

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Abstract

本发明公开了一种数字调节输出信号交叉电压的方法及电路，所述电路包括输入缓冲电路、延时控制电路和输出驱动电路，其中，所述延时控制电路连接在所述输入缓冲电路和所述输出驱动电路之间，用于对经缓冲的信号的高电平或低电平进行延时，以调节信号上升和下降的交叉点。该数字调节输出信号交叉电压的方法及电路通过对上升和下降沿进行单一的延时操作达到对信号交叉点电压进行调节的作用。此外，本发明通过全数字的方法实现了输出信号交叉点电压的调节，极大地降低了接口电路设计的复杂度。

Description

一种数字调节输出信号交叉电压的方法及电路
技术领域
本发明涉及集成电路技术，尤其涉及一种数字调节输出信号交叉电压的方法及电路。
背景技术
随着高速接口电路的快速发展，很多接口电路都需要保证输出信号的幅度、摆率、和电压交叠点，从而保证在高速传输中眼图张开的质量。在这其中如果输入输出缓冲器(IOBUFFER)的驱动能力在上拉和下拉上有较多不匹配，有可能导致眼图电压交叉点的偏离，从而增加误码率。
传统对信号交叉电压的调整方案主要采用模拟的方法来控制。通过对IO BUFFER的预驱动或者是输出级的驱动进行调整，改变摆率，从而改变信号交叉点的电压。然而，改变摆率可能会影响高速传输中眼图张开的质量。
发明内容
本发明的目的在于提供一种数字调节的方法，该方法不改变摆率，而仅对信号上升沿或者下降沿的时间进行调节，使得上升和下降的交叉点进行平移，从而实现对交叉点电压的调节，保证信号眼图的质量。
为了实现上述目的，本发明提供了一种数字调节输出信号交叉电压的电路，包括输入缓冲电路、延时控制电路和输出驱动电路，其中，所述延时控制电路连接在所述输入缓冲电路和所述输出驱动电路之间，用于对经缓冲的信号的高电平或低电平进行延时，以调节信号上升和下降的交叉点。
在本发明的一个实施例中，所述延时控制电路为数字调节延时控制电路，所述数字调节延时控制电路用于对经缓冲的信号的高电平或低电平进行数字可调节的延时。
在本发明的一个实施例中，所述数字调节延时控制电路包括数字调节延时单元、逻辑单元以及多路选择器，其中，所述输入缓冲电路的输出连接到所述数字调节延时单元的输入，所述数字调节延时单元的输出和所述输入缓冲电路的输出连接到所述逻辑单元的输入，所述逻辑单元的输出连接到所述多路选择器的输入，以及所述多路选择器的输出连接到所述输出驱动电路的输入。
示例性地，所述数字调节延时单元包括反相器链，所述反相器链中不同节点的输出能被选择以调节延时的时间。
示例性地，所述逻辑单元包括与门和或门。
示例性地，所述多路选择器为选1逻辑选择器。
在本发明的一个实施例中，所述输入缓冲电路包括缓冲器。
在本发明的一个实施例中，所述输入缓冲电路包括反相器。
另一方面，本发明还提供一种数字调节输出信号交叉电压的方法，所述方法包括：在经缓冲的信号经输出驱动之前，将所述经缓冲的信号的高电平或低电平进行延时，以调节信号上升和下降的交叉点。
在本发明的一个实施例中，所述延时为数字可调节的延时。
本发明所提供的数字调节输出信号交叉电压的方法及电路通过对上升和下降沿进行单一的延时操作达到对信号交叉点电压进行调节的作用。此外，本发明通过全数字的方法实现了输出信号交叉点电压的调节，极大的降低了接口电路设计的复杂度。
附图说明
通过以下结合附图以举例方式对本发明的实施方式进行详细描述后，本发明的其他特征、特点和优点将会更加明显。
图1为在传统信号交叉点电压调整方法下的信号波形变化示意图；
图2为根据本发明实施例的数字调节输出信号交叉电压的方法下的信号波形变化示意图；
图3为本发明一实施例的数字调节输出信号交叉电压的电路的示例性结构框图；以及
图4为本发明一实施例的数字调节延时控制电路的示例性结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1为在传统信号交叉点电压调整方法下的信号波形变化示意图。如图1所示，传统信号交叉点电压调整方法通常通过改变摆率(例如如图1中所示信号的下降沿从实线位置改变为其左侧或右侧的虚线位置)来改变信号交叉点的电压。然而，这种方法可能会影响信号眼图的质量。
基于现有技术的上述不足，本发明提出一种数字调节输出信号交叉电压的方法，该方法包括：在经缓冲的信号经输出驱动之前，将所述经缓冲的信号的高电平或低电平进行延时，以调节信号上升和下降的交叉点。下面结合图2对该方法进行进一步的描述。
图2为根据本发明实施例的数字调节输出信号交叉电压的方法下的信号波形变化示意图。如图2所示，不同于图1中对摆率的调节，根据本发明实施例的方法通过对信号的高电平或低电平进行延时，从而使得信号的上升沿或下降沿整体平移，即相当于对上升沿或者下降沿进行延时，实现上升和下降的交叉点的平移，从而达到了对交叉点电压进行调节的作用。
示例性地，该延时是数字可调节的延时，以便根据需要进行任意合适的调节。
为了实现上述方法，本发明还提供一种数字调节输出信号交叉电压的电路，该电路包括输入缓冲电路、延时控制电路和输出驱动电路，其中，所述延时控制电路连接在所述输入缓冲电路和所述输出驱动电路之间，用于对经缓冲的信号的高电平或低电平进行延时，以调节信号上升和下降的交叉点。下面结合图3对该电路进行详细描述。
图3为本发明一实施例的数字调节输出信号交叉电压的电路的示例性结构框图。如图3所示，该电路包括输入缓冲器(INPUT BUFFER)310、延时控制单元311(在图3中示出为DIGITAL DONTROL DELAY CELL)以及输出驱动器(OUTPUT DRIVER)312。其中输入缓冲器310可以包括一个缓冲器(或者反相器)。延时控制单元311可以对高电平或者低电平进行延时。
该电路的工作原理如下：在输入信号有效并通过输入缓冲器310之后，该信号通过延时控制电路311。假设目前选择对高电平进行延时，那么信号在从0到1跳变后，经过延时控制电路311后延时一定时间，例如该时间表示为T1。这样高电平在持续原来的时间后又延时T1时间才从1跳变到0，相当于下降沿被延时了T1时间，从而实现仅仅针对下降沿的延时操作便达到了对信号交叉点进行调节的效果(例如如图2所示的高电平的下降沿从实线部分延时到了右侧的虚线部分，或从左侧的虚线部分延时到了实线部分)。类似地，也可以从对低电平的延时得到针对上升沿的延时操作。
因此，根据本发明实施例的数字调节输出信号交叉电压的电路能够通过对上升和下降沿进行单一的延时操作达到对信号交叉点电压进行调节的作用。
示例性地，延时控制单元311可以为数字调节延时控制单元，其可对高电平或者低电平进行数字可调节的延时。
示例性地，该数字调节延时控制单元可以包括数字调节延时单元、逻辑单元以及多路选择器。其中，输入缓冲器310的输出连接到该数字调节延时单元的输入，该数字调节延时单元的输出和输入缓冲器310的输出连接到逻辑单元的输入，逻辑单元的输出连接到多路选择器的输入，多路选择器的输出连接到输出驱动器312的输入。下面结合图4进一步描述该数字调节延时单元。
图4为本发明一实施例的数字调节延时控制电路的示例性结构示意图。如图4所示，该数字调节延时控制单元包括数字调节延时单元(Delay Cell)410、与门(AND)411、或门(OR)412以及多路选择器(MUX)413。
其中，数字控制延时单元410可以由多种实现方案。示例性地，数字控制延时单元可以包括反相器链，该反相器链中不同节点的输出能被选择以调节延时的时间。数字控制延时单元410的输入为如图3所示的输入缓冲器310的输出D_BUF。数字控制延时单元410的输出和输入缓冲器310的输出D_BUF作为与门411和或门412的输入，与门411和或门412的输出作为多路选择器413的输入，多路选择器413的输出D_OUT作为如图3所示的输出驱动器312的输入。示例性地，多路选择器413为选1逻辑选择器。
基于数字控制延时单元410，输入缓冲器310的输出D_BUF的高电平或低电平产生延时。以高电平产生延时为示例，当输入缓冲器310的输出D_BUF的高电平变为低电平时，数字控制延时单元410的输出因为延时而仍处在高电平，因此此时与门411和或门412的输入分别为0和1，与门411的输出为0，或门412的输出为1，经过多路选择器413的选1逻辑，输出D_OUT为1，即相当于输入缓冲器310的输出D_BUF的高电平得到了延时，即相当于下降沿整体进行了平移，实现了信号交叉点电压的调节。
因此，本发明能够通过采用数字的方法，利用逻辑门实现信号电压交叉点的调节，使得一些简单协议的物理层设计可以直接使用数字方案完成，降低芯片的设计复杂度。
显而易见，在不偏离本发明的真实精神和范围的前提下，在此描述的本发明可以有许多变化。因此，所有对于本领域技术人员来说显而易见的改变，都应包括在本权利要求书所涵盖的范围之内。本发明所要求保护的范围仅由所述的权利要求书进行限定。

Claims (10)

1.一种数字调节输出信号交叉电压的电路，其特征在于，所述电路包括输入缓冲电路、延时控制电路和输出驱动电路，其中，所述延时控制电路连接在所述输入缓冲电路和所述输出驱动电路之间，用于对经缓冲的信号的高电平或低电平进行延时，以调节信号上升和下降的交叉点。
2.根据权利要求1所述的电路，其特征在于，所述延时控制电路为数字调节延时控制电路，所述数字调节延时控制电路用于对经缓冲的信号的高电平或低电平进行数字可调节的延时。
3.根据权利要求2所述的电路，其特征在于，所述数字调节延时控制电路包括数字调节延时单元、逻辑单元以及多路选择器，其中，
所述输入缓冲电路的输出连接到所述数字调节延时单元的输入，
所述数字调节延时单元的输出和所述输入缓冲电路的输出连接到所述逻辑单元的输入，
所述逻辑单元的输出连接到所述多路选择器的输入，以及
所述多路选择器的输出连接到所述输出驱动电路的输入。
4.根据权利要求3所述的电路，其特征在于，所述数字调节延时单元包括反相器链，所述反相器链中不同节点的输出能被选择以调节延时的时间。
5.根据权利要求3所述的电路，其特征在于，所述逻辑单元包括与门和或门。
6.根据权利要求3所述的电路，其特征在于，所述多路选择器为选1逻辑选择器。
7.根据权利要求1所述的电路，其特征在于，所述输入缓冲电路包括缓冲器。
8.根据权利要求1所述的电路，其特征在于，所述输入缓冲电路包括反相器。
9.一种数字调节输出信号交叉电压的方法，其特征在于，所述方法包括：在经缓冲的信号经输出驱动之前，将所述经缓冲的信号的高电平或低电平进行延时，以调节信号上升和下降的交叉点。
10.根据权利要求9所述的方法，其特征在于，所述延时为数字可调节的延时。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113092894A (zh) * 2021-03-08 2021-07-09 北京航空航天大学 一种信号眼图交叉点自校正的装置及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227679A (en) * 1992-01-02 1993-07-13 Advanced Micro Devices, Inc. Cmos digital-controlled delay gate
US20090002051A1 (en) * 2007-06-27 2009-01-01 Hynix Semiconductor Inc. Input circuit of semiconductor integrated circuit
US20090179666A1 (en) * 2007-12-28 2009-07-16 Norio Chujo Output buffer circuit, differential output buffer circuit, output buffer circuit having regulation circuit and regulation function, and transmission method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227679A (en) * 1992-01-02 1993-07-13 Advanced Micro Devices, Inc. Cmos digital-controlled delay gate
US20090002051A1 (en) * 2007-06-27 2009-01-01 Hynix Semiconductor Inc. Input circuit of semiconductor integrated circuit
US20090179666A1 (en) * 2007-12-28 2009-07-16 Norio Chujo Output buffer circuit, differential output buffer circuit, output buffer circuit having regulation circuit and regulation function, and transmission method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113092894A (zh) * 2021-03-08 2021-07-09 北京航空航天大学 一种信号眼图交叉点自校正的装置及方法

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