JPH08172350A - 低電力バッファー回路 - Google Patents
低電力バッファー回路Info
- Publication number
- JPH08172350A JPH08172350A JP6315312A JP31531294A JPH08172350A JP H08172350 A JPH08172350 A JP H08172350A JP 6315312 A JP6315312 A JP 6315312A JP 31531294 A JP31531294 A JP 31531294A JP H08172350 A JPH08172350 A JP H08172350A
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- JP
- Japan
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- voltage
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Abstract
(57)【要約】
【目的】ＣＭＯＳ素子を利用してＥＣＬ又はＰＥＣＬ信
号を出力する低消費電力の差動出力バッファー回路を実
現する。 【構成】センタータップ(center tap)を有する１００Ω
の負荷抵抗(17-18)を二つのパット(15-16)に連結して単
一の出力バッファー回路を構成することにより、既存の
回路に比べて電力消耗を半分程度減少させる。
号を出力する低消費電力の差動出力バッファー回路を実
現する。 【構成】センタータップ(center tap)を有する１００Ω
の負荷抵抗(17-18)を二つのパット(15-16)に連結して単
一の出力バッファー回路を構成することにより、既存の
回路に比べて電力消耗を半分程度減少させる。
Description
【０００１】
【産業上の利用分野】本発明は低電力消費特性を有する
ＥＣＬ(Emitter Coupled Logic)又はＰＥＣＬ(Psuedo E
LC)用ＣＭＯＳ差動出力バッファー(differential out b
uffer)回路に関するものである。
ＥＣＬ(Emitter Coupled Logic)又はＰＥＣＬ(Psuedo E
LC)用ＣＭＯＳ差動出力バッファー(differential out b
uffer)回路に関するものである。
【０００２】
【従来の技術】一般的に高周波を取り扱う高速回路では
雑音特性を改善するために差動回路を主に用いる。
雑音特性を改善するために差動回路を主に用いる。
【０００３】その中でも特に数十ＭＨｚ以上の高周波を
取り扱う回路では信号電圧レベル(voltage level)が１
Ｖ以下に低いので高速動作特性を有する差動ＥＣＬ信号
（ハイレベル：０Ｖ，ローレベル：−１Ｖ）又は差動Ｐ
ＥＣＬ信号（ハイレベル：＋４Ｖ，ローレベル：＋３
Ｖ）を取り扱う回路が広く用いられている。
取り扱う回路では信号電圧レベル(voltage level)が１
Ｖ以下に低いので高速動作特性を有する差動ＥＣＬ信号
（ハイレベル：０Ｖ，ローレベル：−１Ｖ）又は差動Ｐ
ＥＣＬ信号（ハイレベル：＋４Ｖ，ローレベル：＋３
Ｖ）を取り扱う回路が広く用いられている。
【０００４】これら高周波回路を用いたＥＣＬ又はＰＥ
ＣＬ信号処理用集積回路は、他の回路及びシステムとの
接続のため、主に入出力端で５０Ωインピーダンスマッ
チング(impedance matching)方式に連結されて用いられ
る。
ＣＬ信号処理用集積回路は、他の回路及びシステムとの
接続のため、主に入出力端で５０Ωインピーダンスマッ
チング(impedance matching)方式に連結されて用いられ
る。
【０００５】従って、高周波を取り扱う集積回路の出力
端のバッファー回路は５０Ωの負荷(load)を駆動するこ
とができる能力を有しなければならない。図１は従来の
ＣＭＯＳ出力バッファー及びそれに連結された負荷抵抗
を示した回路図である。
端のバッファー回路は５０Ωの負荷(load)を駆動するこ
とができる能力を有しなければならない。図１は従来の
ＣＭＯＳ出力バッファー及びそれに連結された負荷抵抗
を示した回路図である。
【０００６】この回路はＥＣＬ又はＰＥＣＬから互いに
相補(complement)関係を有する信号が各々入力される二
つの入力端１，２を備えている。
相補(complement)関係を有する信号が各々入力される二
つの入力端１，２を備えている。
【０００７】図１で、参照番号３と４は各々第１及び第
２ＰＭＯＳトランジスターを示し、５と６は各々出力信
号が出力する第１及び第２出力パット(output pad)を示
し、７と８は回路が実際に動作する時を仮定して各々連
結された５０Ωの第１及び第２負荷抵抗を各々示す。
２ＰＭＯＳトランジスターを示し、５と６は各々出力信
号が出力する第１及び第２出力パット(output pad)を示
し、７と８は回路が実際に動作する時を仮定して各々連
結された５０Ωの第１及び第２負荷抵抗を各々示す。
【０００８】この回路において、電源ＶＤＤ（＋５Ｖ）
には定電流源が連結され、定電流源には第１及び第２Ｐ
ＭＯＳトランジスター３，４各々のドレインが連結され
る。第１及び第２ＰＭＯＳトランジスター３，４のゲー
トは入力端１，２と連結され、それらのソースは第１及
び第２出力パット５，６と各々連結される。
には定電流源が連結され、定電流源には第１及び第２Ｐ
ＭＯＳトランジスター３，４各々のドレインが連結され
る。第１及び第２ＰＭＯＳトランジスター３，４のゲー
トは入力端１，２と連結され、それらのソースは第１及
び第２出力パット５，６と各々連結される。
【０００９】電源ＶＴＴ（＋３Ｖ）と各出力パット７，
８の間には負荷抵抗が各々連結される。このように構成
された回路の動作原理を説明すれば次の通りである。
８の間には負荷抵抗が各々連結される。このように構成
された回路の動作原理を説明すれば次の通りである。
【００１０】第１入力端１にハイレベルの電圧（＋４
Ｖ）が印加され、そして第２入力端２にローレベルの電
圧（＋３Ｖ）が印加されると、第２トランジスター
（４）がターン−オン(turn-on)されながら第２出力パ
ット６から第２負荷抵抗８の方向に２０ｍＡの電流が流
れるようになる。
Ｖ）が印加され、そして第２入力端２にローレベルの電
圧（＋３Ｖ）が印加されると、第２トランジスター
（４）がターン−オン(turn-on)されながら第２出力パ
ット６から第２負荷抵抗８の方向に２０ｍＡの電流が流
れるようになる。
【００１１】従って、第１負荷抵抗７と第２負荷抵抗８
の間には１Ｖの電位差が生じることになり、第１出力パ
ット５はローレベルの電圧（＋３Ｖ）を維持することに
なりそして第２出力パット６はハイレベルの電圧（＋４
Ｖ）を維持することになる。
の間には１Ｖの電位差が生じることになり、第１出力パ
ット５はローレベルの電圧（＋３Ｖ）を維持することに
なりそして第２出力パット６はハイレベルの電圧（＋４
Ｖ）を維持することになる。
【００１２】反対に、第１入力端１にローレベルの電圧
（＋３Ｖ）が印加されそして第２入力端２にハイレベル
の電圧（＋４Ｖ）が印加されると、第１トランジスター
３がターン−オン(turn-on)されながら第１出力パット
５から第１負荷抵抗７の方向に２０ｍＡの電流が流れる
ようになる。
（＋３Ｖ）が印加されそして第２入力端２にハイレベル
の電圧（＋４Ｖ）が印加されると、第１トランジスター
３がターン−オン(turn-on)されながら第１出力パット
５から第１負荷抵抗７の方向に２０ｍＡの電流が流れる
ようになる。
【００１３】これにより、第１出力パット５はハイレベ
ルの電圧（＋４Ｖ）を維持することになりそして第２出
力パット６はローレベルの電圧（＋３Ｖ）を維持するこ
とになる。
ルの電圧（＋４Ｖ）を維持することになりそして第２出
力パット６はローレベルの電圧（＋３Ｖ）を維持するこ
とになる。
【００１４】従って、第１負荷抵抗７と第２負荷抵抗８
の間には１Ｖの電位差を得ることができる。
の間には１Ｖの電位差を得ることができる。
【００１５】
【発明が解決しようとする課題】このように、図１に示
した従来の回路によれば、第１及び第２出力パット５，
６の両端からＥＣＬ又はＰＥＣＬ信号処理回路で用いら
れる１Ｖの電位差を得るためには、全体出力バッファー
の立場から見る時、総２０ｍＡの電流を駆動することが
できる能力を備えることが要求される。
した従来の回路によれば、第１及び第２出力パット５，
６の両端からＥＣＬ又はＰＥＣＬ信号処理回路で用いら
れる１Ｖの電位差を得るためには、全体出力バッファー
の立場から見る時、総２０ｍＡの電流を駆動することが
できる能力を備えることが要求される。
【００１６】そして、この時、ＰＭＯＳトランジスター
と負荷抵抗を含む全体回路から消耗される電力は総１０
０ｍＷもなる。
と負荷抵抗を含む全体回路から消耗される電力は総１０
０ｍＷもなる。
【００１７】そこで、本発明は電力消費が少なく高周波
応答特性が優秀なＣＭＯＳ出力バッファー回路を提供す
ることを目的とする。
応答特性が優秀なＣＭＯＳ出力バッファー回路を提供す
ることを目的とする。
【００１８】
【課題を解決するための手段】上記した目的を達成する
ために、本発明の回路は：所定の第１電圧を供給する第
１電源と；上記所定の第１電圧より低い所定の第２電圧
を供給するが、上記所定の第１電圧及び上記所定の第２
電圧相互間には所定の電位差を有する第２電源と；第１
ＥＣＬ信号の入力のための第１入力端と；上記第１ＥＣ
Ｌ信号の相補的な信号(complementary signal)である第
２ＥＣＬ信号の入力のための第２入力端と；上記第１電
源に自身のソースが連結されて上記第２入力端に自身の
ゲートが連結される第１ＰＭＯＳトランジスターと；上
記第１電源に自身のソースが連結され、上記第１入力端
に自身のゲートが連結される第２ＰＭＯＳトランジスタ
ーと；上記第２電源に連結される定電流源と；上記定電
流源に自身のソースが連結され、上記第２入力端に自身
のゲートが連結され、そして上記第１ＰＭＯＳトランジ
スターのドレインに自身のドレインが連結される第１Ｎ
ＭＯＳトランジスターと；上記定電流源に自身のソース
が連結され、上記第１入力端に自身のゲートが連結さ
れ、そして上記第２ＰＭＯＳトランジスターのドレイン
に自身のドレインが連結される第２ＰＭＯＳトランジス
ターと；上記第２ＰＭＯＳトランジスターのドレインに
自身の一端が連結される第１出力パットと；上記第１Ｎ
ＭＯＳトランジスターのドレインに自身の一端が連結さ
れる第２出力パットと；上記第１出力パットの他端に自
身の一端が連結される第１の負荷抵抗と；上記第２出力
パットの他端に自身の一端が連結され、上記第２負荷抵
抗の他端に自身の他端が連結される第２の負荷抵抗を含
むように構成される。
ために、本発明の回路は：所定の第１電圧を供給する第
１電源と；上記所定の第１電圧より低い所定の第２電圧
を供給するが、上記所定の第１電圧及び上記所定の第２
電圧相互間には所定の電位差を有する第２電源と；第１
ＥＣＬ信号の入力のための第１入力端と；上記第１ＥＣ
Ｌ信号の相補的な信号(complementary signal)である第
２ＥＣＬ信号の入力のための第２入力端と；上記第１電
源に自身のソースが連結されて上記第２入力端に自身の
ゲートが連結される第１ＰＭＯＳトランジスターと；上
記第１電源に自身のソースが連結され、上記第１入力端
に自身のゲートが連結される第２ＰＭＯＳトランジスタ
ーと；上記第２電源に連結される定電流源と；上記定電
流源に自身のソースが連結され、上記第２入力端に自身
のゲートが連結され、そして上記第１ＰＭＯＳトランジ
スターのドレインに自身のドレインが連結される第１Ｎ
ＭＯＳトランジスターと；上記定電流源に自身のソース
が連結され、上記第１入力端に自身のゲートが連結さ
れ、そして上記第２ＰＭＯＳトランジスターのドレイン
に自身のドレインが連結される第２ＰＭＯＳトランジス
ターと；上記第２ＰＭＯＳトランジスターのドレインに
自身の一端が連結される第１出力パットと；上記第１Ｎ
ＭＯＳトランジスターのドレインに自身の一端が連結さ
れる第２出力パットと；上記第１出力パットの他端に自
身の一端が連結される第１の負荷抵抗と；上記第２出力
パットの他端に自身の一端が連結され、上記第２負荷抵
抗の他端に自身の他端が連結される第２の負荷抵抗を含
むように構成される。
【００１９】
【作用】２つの負荷抵抗により、２つの出力パットを連
結し、これを流れる電流によって出力電圧を決するの
で、インピ−ダンスマッチングと、低消費電力化が同時
に実現される。
結し、これを流れる電流によって出力電圧を決するの
で、インピ−ダンスマッチングと、低消費電力化が同時
に実現される。
【００２０】
【実施例】図面に基づいて本発明の実施例を詳細に説明
する。
する。
【００２１】図２は本発明の実施例によるＣＭＯＳ出力
バッファー回路を示したものである。 図２で、参照番
号９及び１０はＥＣＬ又はＰＥＣＬから互いに相補関係
を有する信号が各々入力される第１及び第２入力端を示
し、番号１１と１２は各々第１及び第２ＰＭＯＳトラン
ジスターを示す。
バッファー回路を示したものである。 図２で、参照番
号９及び１０はＥＣＬ又はＰＥＣＬから互いに相補関係
を有する信号が各々入力される第１及び第２入力端を示
し、番号１１と１２は各々第１及び第２ＰＭＯＳトラン
ジスターを示す。
【００２２】参照番号１３と１４は各々第１及び第２Ｎ
ＭＯＳトランジスターを示し、番号１５と１６は各々出
力信号を出力する第１及び第２出力パットを示し、１７
と１８は５０Ωの第１及び第２負荷抵抗を各々示す。
ＭＯＳトランジスターを示し、番号１５と１６は各々出
力信号を出力する第１及び第２出力パットを示し、１７
と１８は５０Ωの第１及び第２負荷抵抗を各々示す。
【００２３】図２を参照して、第１及び第２ＰＭＯＳト
ランジスター１１，１２各々のソースは電源ＶＥＥ（＋
４Ｖ）に連結される。
ランジスター１１，１２各々のソースは電源ＶＥＥ（＋
４Ｖ）に連結される。
【００２４】第１ＰＭＯＳトランジスター１１のドレイ
ンは第１ＮＭＯＳトランジスター１３のドレインと連結
され、第２ＰＭＯＳトランジスター１２のドレインは第
２ＮＭＯＳトランジスター１４のドレインと連結され
る。
ンは第１ＮＭＯＳトランジスター１３のドレインと連結
され、第２ＰＭＯＳトランジスター１２のドレインは第
２ＮＭＯＳトランジスター１４のドレインと連結され
る。
【００２５】第１ＰＭＯＳトランジスター１１のゲート
と第１ＮＭＯＳトランジスター１３のゲートは第２入力
端１０と各々連結される。
と第１ＮＭＯＳトランジスター１３のゲートは第２入力
端１０と各々連結される。
【００２６】第２ＰＭＯＳトランジスター１２のゲート
と第２ＮＭＯＳトランジスター１４のゲートは第１入力
端９と各々連結される。
と第２ＮＭＯＳトランジスター１４のゲートは第１入力
端９と各々連結される。
【００２７】第１及び第２ＮＭＯＳトランジスター１
３，１４のソースは定電流源を通じて接地（ＧＮＤ）電
源と連結される。
３，１４のソースは定電流源を通じて接地（ＧＮＤ）電
源と連結される。
【００２８】第１出力パット１５の一端は第２ＰＭＯＳ
トランジスター１２のドレインに連結され、第２出力パ
ット１６の一端は第１ＮＭＯＳトランジスター１３のド
レインに連結される。
トランジスター１２のドレインに連結され、第２出力パ
ット１６の一端は第１ＮＭＯＳトランジスター１３のド
レインに連結される。
【００２９】第１出力パット１５の他端と第２出力パッ
ト１６の他端には、相互間に直列に連結される第１及び
第２負荷抵抗１７，１８の一端と各々連結される。以上
のような構成を有する本発明の出力バッファーの動作原
理をＰＥＣＬ信号が入力される場合を例にして説明すれ
ば次の通りである。
ト１６の他端には、相互間に直列に連結される第１及び
第２負荷抵抗１７，１８の一端と各々連結される。以上
のような構成を有する本発明の出力バッファーの動作原
理をＰＥＣＬ信号が入力される場合を例にして説明すれ
ば次の通りである。
【００３０】第１入力端９にハイレベル（＋４Ｖ）の信
号が入力され、そして第２入力端１０にローレベル（＋
３Ｖ）の信号が入力されると、第１ＰＭＯＳトランジス
ター１１と第２ＮＭＯＳトランジスター１４がターン−
オンされ第１出力パット１５から第２出力パット１６側
に負荷抵抗１７，１８を通じて１０ｍＡの電流が流れる
ようになる。
号が入力され、そして第２入力端１０にローレベル（＋
３Ｖ）の信号が入力されると、第１ＰＭＯＳトランジス
ター１１と第２ＮＭＯＳトランジスター１４がターン−
オンされ第１出力パット１５から第２出力パット１６側
に負荷抵抗１７，１８を通じて１０ｍＡの電流が流れる
ようになる。
【００３１】従って、負荷抵抗１７，１８の両端の間に
は１Ｖの電位差が生じるようになる。
は１Ｖの電位差が生じるようになる。
【００３２】これで、第１出力パット１５はハイレベル
の電圧（＋４Ｖ）を維持しそして第２出力パット１６は
ローレベルの電圧（＋３Ｖ）を維持することになる。
の電圧（＋４Ｖ）を維持しそして第２出力パット１６は
ローレベルの電圧（＋３Ｖ）を維持することになる。
【００３３】反対に、第１入力端９にローレベル（＋３
Ｖ）の信号が入力され、そして第２入力端１０にハイレ
ベル（＋４Ｖ）の信号が入力されると、第２ＰＭＯＳト
ランジスター１２と第１ＮＭＯＳトランジスター１３が
ターン−オンされ第２出力パット１６から第１出力パッ
ト１５側に負荷抵抗１７，１８を通じて１０ｍＡの電流
が流れるようになる。
Ｖ）の信号が入力され、そして第２入力端１０にハイレ
ベル（＋４Ｖ）の信号が入力されると、第２ＰＭＯＳト
ランジスター１２と第１ＮＭＯＳトランジスター１３が
ターン−オンされ第２出力パット１６から第１出力パッ
ト１５側に負荷抵抗１７，１８を通じて１０ｍＡの電流
が流れるようになる。
【００３４】これで、第１出力パット１５はローレベル
の電圧（＋３Ｖ）を維持することになりそして第２出力
パット６はハイレベルの電圧（＋４Ｖ）を維持すること
になる。
の電圧（＋３Ｖ）を維持することになりそして第２出力
パット６はハイレベルの電圧（＋４Ｖ）を維持すること
になる。
【００３５】従って、第１負荷抵抗７と第２負荷抵抗８
の間には１Ｖの電位差が得られるようになる。
の間には１Ｖの電位差が得られるようになる。
【００３６】この時、全体回路の電源（ＶＤＤ）は５Ｖ
であるので出力バッファ−トランジスターと負荷抵抗を
含む全体回路の電力消費は５０ｍＷで、これは従来の回
路の半分に該当する。
であるので出力バッファ−トランジスターと負荷抵抗を
含む全体回路の電力消費は５０ｍＷで、これは従来の回
路の半分に該当する。
【００３７】以上で説明した本実施例の出力バッファー
回路において、負荷抵抗として１００Ω（５０Ω＋５０
Ω）の抵抗が用いられるが、第１負荷抵抗１７と第２負
荷抵抗１８の間の点がＡＣ接地(ground)に該当するので
第１及び第２出力パット１５，１６各々のＡＣ抵抗は５
０Ωになり５０Ωインピーダンスマッチが可能となる。
回路において、負荷抵抗として１００Ω（５０Ω＋５０
Ω）の抵抗が用いられるが、第１負荷抵抗１７と第２負
荷抵抗１８の間の点がＡＣ接地(ground)に該当するので
第１及び第２出力パット１５，１６各々のＡＣ抵抗は５
０Ωになり５０Ωインピーダンスマッチが可能となる。
【００３８】
【発明の効果】以上のように本発明によれば、消費電力
が少なく高周波応答特性のよいＣＭＯＳ出力バッファを
提供することができる。
が少なく高周波応答特性のよいＣＭＯＳ出力バッファを
提供することができる。
【図１】従来のＣＭＯＳ差動出力バッファーの回路図で
ある。
ある。
【図２】本発明によるＣＭＯＳ差動出力バッファーの回
路図である。
路図である。
９ 第１入力端 １０ 第２入力端 １１，１２ ＰＭＯＳトランジスター １３，１４ ＮＭＯＳトランジスター １５ 第１出力パット １６ 第２出力パット １７，１８ 負荷抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 勳馥 大韓民国大田直轄市儒城区漁隱洞ハンビッ トアパート119−201 (72)発明者 兪 昌植 大韓民国大田直轄市東区龍電洞175−４ (72)発明者 金 元燦 大韓民国ソウル特別市松波区新川洞ジャン ミーアパート４−1105
Claims (1)
- 【請求項１】 所定の第１電圧を供給する第１電源と；
上記所定の第１電圧より低い所定の第２電圧を供給する
が、上記所定の第１電圧及び上記所定の第２電圧相互間
には所定の電位差を有する第２電源と；第１ＥＣＬ信号
の入力のための第１入力端と；上記第１ＥＣＬ信号の相
補的な信号である第２ＥＣＬ信号の入力のための第２入
力端と；上記第１電源に自身のソースが連結され上記第
２入力端に自身のゲートが連結される第１ＰＭＯＳトラ
ンジスターと；上記第１電源に自身のソースが連結さ
れ、上記第１入力端に自身のゲートが連結される第２Ｐ
ＭＯＳトランジスターと；上記第２電源に連結される定
電流源と；上記定電流源に自身のソースが連結され、上
記第２入力端に自身のゲートが連結され、そして上記第
１ＰＭＯＳトランジスターのドレインに自身のドレイン
が連結される第１ＮＭＯＳトランジスターと；上記定電
流源に自身のソースが連結され、上記第１入力端に自身
のゲートが連結され、そして上記第２ＰＭＯＳトランジ
スターのドレインに自身のドレインが連結される第２Ｐ
ＭＯＳトランジスターと；上記第２ＰＭＯＳトランジス
ターのドレインに自身の一端が連結される第１出力パッ
トと；上記第１ＮＭＯＳトランジスターのドレインに自
身の一端が連結される第２出力パットと；上記第１出力
パットの他端に自身の一端が連結される第１の負荷抵抗
と；上記第２出力パットの他端に自身の一端が連結さ
れ、 上記第２負荷抵抗の他端に自身の他端が連結される第２
の負荷抵抗を含む出力バッファー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6315312A JPH08172350A (ja) | 1994-12-19 | 1994-12-19 | 低電力バッファー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6315312A JPH08172350A (ja) | 1994-12-19 | 1994-12-19 | 低電力バッファー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172350A true JPH08172350A (ja) | 1996-07-02 |
Family
ID=18063888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6315312A Pending JPH08172350A (ja) | 1994-12-19 | 1994-12-19 | 低電力バッファー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703864B2 (en) | 1999-12-01 | 2004-03-09 | Nec Electronics Corporation | Buffer circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244711A (ja) * | 1991-09-12 | 1994-09-02 | Intergraph Corp | Ｅｃｌ回路を駆動する低電圧スイング出力ｍｏｓ回路 |
-
1994
- 1994-12-19 JP JP6315312A patent/JPH08172350A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244711A (ja) * | 1991-09-12 | 1994-09-02 | Intergraph Corp | Ｅｃｌ回路を駆動する低電圧スイング出力ｍｏｓ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703864B2 (en) | 1999-12-01 | 2004-03-09 | Nec Electronics Corporation | Buffer circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971014 |