JPS61107415A - インタ−フエ−ス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、開示の概要　　　・ Ｃ１従来技術 り０発明が解決しようとする問題点 Ｅ０問題点を解決するだめの手段 Ｆ０作用 Ｇ、実施例 Ｇ１　インターフェース装置（第１図）Ｇ２　インター
フェース装置の基本構成（第２図） Ｇ３　コンバータ１６（第３図） Ｇ４　ドライバ１８ａ（第５図ないし第７図） Ｇ５　　し’／−バ２１ａ（第８図ないし第１４図） Ｇ６　増幅回路（第１５図） Ｃ７コンバータ２３（第７１図） Ｈ０発明の効果 Ａ、産業上の利用分野 本発明は２つの論理回路間のインターフェース装置に関
するものである。

Ｂ、開示の概要 以下に説明するインターフェース装置は、第１の論理回
路に２値−３値変換手段を設け、第２の論理回路に３値
−２値変換手段を設けることによって、論理回路の人出
力ピンの数を減らすことができるようにしたものである
。

Ｃ９従来技術 一般に、２値論理回路はＬＳＩおよびＶＬＳＩ回路技術
で集積化されることが多い。集積化が進むにつれて回路
の密度が増してきたので、１つの集積化チップでより多
くのデータが処理できるようになった。一方、処理速度
の観点からいうと、並列処理が用いられるようになシ、
しかも所与のマンノのデータワードの幅は増加する一方
である。

たとえば、初期の２値論理回路では４ビツトまたは８ビ
ツトのワードがイ吏用されていたのが、今日では１２８
ビツトにもなっており、この幅は今後も増えていくであ
ろうと考えられる。

Ｄ９発明が解決しようとする問題点 このように論理回路の密度だけでなく処理データの幅が
増えてくると、単一のチップ上に集積化できる回路の個
数を制限するのは、集積化自体の技術というよりはむし
ろチップにおける入出力ピンの数であるというようなこ
とが多くなってき九したがって本発明の目的は、この問
題を解決すること、すなわち論理回路における入出力ピ
ンの数を減らすことによってより良好な集積度を得られ
るようにすることである。

Ｅ１問題点を解決するだめの手段 ；・、１ この目的を達成するため、第１の論理回路から第２の論
理回路へのデータの転送を行うだめの本発明のインター
フェース装置は、（ａｌ伝送チャネルと、（ｂｌ第１の
論理回路に接続され、該第１の論理回路の発生する２値
論理像号を３値論理像号に変換して該３値論理像号を伝
送チャネルに送出する第１の手段と、（ｃ）第２の論理
回路に接続され、伝送チャネルを介して３値論理像号を
受け取って該３値論理像号を第２の論理回路の使用する
２値論理像号に変換する第２の手段と、より成ることを
特徴とする。

Ｆ１作用 以上のように、第１の論理回路に２値−３値変換手段を
設け、第２の論理回路に３値−２値変換手段を設ければ
、論理回路における入出力ピンの数は３分の２に減るの
で論理回路間の伝送チャネルの幅も減らすことができる
。このような変換手段は、以下の実施例で示すように簡
単な回路で実現できるから、入出力ピンの数が減ること
により結果的に良好な集積度が得られる。しかも、変換
手段はチップの集積化の技術に合わせて、バイポーラ、
ＭＯＳＦＥＴ等で容易に実現できる。

以下、図面を参照しながら本発明の詳細な説明する。

Ｇ、実施例 Ｇ１　インターフェース装置 第１図を参照して、本発明のインターフェース装置の実
施例を説明する。第１図において、２値論理回路１１お
よび１２は、２値論理像号を発生し処理する既知の２値
論理素子を含む。これらの回路１１および回路１２との
間で、並列形式の２値論理像号の情報の転送が必要な場
合がある。たとえば、２値論理回路１１上の回路（図示
せず）で発生されライン１３のところにきた９ビツトワ
ード（たとえば、１つのパリティビットを持った８ビツ
トワード）を２値論理回路１２のライン１４へ転送する
ように要求されることがある。従来ライン１３の１本１
本が２値論理回路１１の入出力ピンにそれぞれ接続され
、次に、これらの入出力ピンが中間的な伝送チャネルを
介して２値論理回路１２の入出力ピンに接続され、これ
らの人出カピンがライン１４の１本１本にそれぞれ接続
されることによって、並列運転が行われていた。したが
って、この例でいうと伝送チャネルを構成するラインは
９本必要であった。

本発明によれば、同じ量の情報を転送するのに、入出力
ピンの数および伝送チャネルの幅は従来の３分の２でよ
い。以下これを説明する。ライン１３の２値論理信号は
隣接するビット位置で３ビツトずつのグループに分ける
。３ビツトの各グループはコンバーター６にそれぞれ接
続する。各コンバータ１６は３つの２値論理信号を６つ
の２値制御信号（ライン１７）に変換する。ライン１７
はドライバー８を制御し、各ドライバー８は伝送チャネ
ル１９を駆動する。伝送チャネル１９を構成する１本１
本の伝送ラインはそれぞれ１つの３値情報を転送する。

ライン１３上には２つの電圧レベルのいずれか一方が存
在するが、伝送チャネル１９の各々の伝送ラインは３つ
の電圧レベルｔｙ）　ｐ）ちのいずれか１つで駆動され
る。伝送チャネル１９は２値論理回路１２のレシーバ２
１に接続する。

レシーバ２１は伝送チャネル１９上の３値情報を２値制
御信号（ライン２２）に変換する。コンバータ２３はラ
イン２２を介して２値制御情報を受諾して、ライン２２
上に含まれていだ３値情報を２値論理信号（ライン１４
）に変換する。

以上のようにしてライン１３またはライン１４の９ビツ
トの２値情報は伝送チャネル１９の６つ（これを特に６
トリノトという；後述）の３値情報に集約きれるから、
２値論理回路１１および１２の入出力ピンの数ならびに
伝送ラインの数はその分だけ少なくなる。この実施例で
はライン１３およびライン１４０本数は９本（９ビツト
）であるが、もちろんこれ以外の数でも、本発明を適用
することができる。

Ｇ２　インターフェース装置の基本構成第２図は、コン
バータ１６、ドライバ１８、伝送チャネル１９、し７−
バ２１、およびコンバータ２３から成るインターフェー
ス装置の基本的な　　　　　　°″構成単位を示す図で
ある。したがってライン１３およびライン１４の本数に
応じて、この構成単位の数を増減すればよい。第２図で
、ライン１３の本数は３である。３本のライン１３の各
々はそれぞれ１つのビット位置に対応する。図の例では
、２°のビット位置、２１のビット位置、および２２の
ビット位置にそれぞれ対応している。これらのビット位
置を、以後、１□、２゜、および４□とそれぞれ表記す
る。もちろんこれらのビット位置は単なる例であって、
他のビット位置も同様にできる。また、この例では３つ
のビット位置は連続させているが、連続させる必要もな
い。ところで２値論理信号の゛ビット（ｂｉｔ）”に対
応する３値論理信号の適当な用語がないので、以下これ
を゛°トリット（ｔｒ已）”ということにする。コンバ
ータ１６はライン１３の３つの２値論理信号を６つの２
値制御信号（ライン１７）に変換する。ライン１７は各
々３本の２つのグループに分ける。

各グループは１つのトリット位置に対応する３値論理信
号の状態を制御する。たとえば、第１のグループである
ライン２４ないし２６はドライバ１８ａを制御し、ドラ
イバ１８ａは３°のトリット位置に対応する伝送ライン
を駆動する。同様にして第２のグループであるライン６
４ないし６６はドライバ１８ｂを制御し、ドライバ１８
ｂは３１のトリット位置に対応する伝送ラインを駆動す
る。

これらのトリット位置を、以後、１３および３３とそれ
ぞれ表記する。トリット位置１３の伝送ラインは２値論
理回路１２に人って、し／−バ２１ａと接続する。レシ
ーバ２１ａは１つの３値論理信号を受け収ってライン２
７ないし２９に２値制御信号を発生する。ライン２７な
いし２９はライン２２を構成する第１のグループである
。ライン２２はコンバータ２３を制御し、コンバータ２
３は６つの２値制御信号を３つの２値論理信号（１□、
２゜、４□）に変換する。

Ｇ３　コンバータ１６ 第３図はコンバータ１６の詳細な構成を示す図である。

２値論理信号・１゜、２□、および４□ばそれぞれライ
ン３１ないし３３を介して伝わる。

インバータ３４ないし３６は２値論理信号１゜、２□、
および４゜をそれぞれ反転した信号を発生する。ＡＮＤ
ゲート、ＯＲゲート、およびインバータによるコンバー
ター６の構成はカルノー図に基づくものである。ＯＲゲ
ート５７はＡＮＤゲート４１ないし４３の出力を組み合
わせてライン２４に２値制御信号を発生する。ライン２
４の２値制御信号は、トリット位置Ｔ工が値゛１”をと
るとき・・イになる。同様にＯＦＬゲート５８はＡＮＤ
ゲート４４および４６の出力を組み合わせてライン２５
に２値制御信号を発生する。ライ／２５の２値制御信号
はトリット位置Ｔ工が値”２“をとるときハイになる。

さらに、ＯＲゲート５９はＡＮＤゲート４７ないし４９
の出力を組み合わせてライン２６に２値制御信号を発生
する。ライン２６の２値制御信号はトリット位置Ｔ１の
値が”０“をとるときハイになる。ライン２４ないし２
６の・・イレベル信号は相互に排他的であることに留意
されたい。

トリット位置Ｔ３に関していうと、ＯＲ，ゲート６１が
Ａ　Ｎ　Ｄゲート５１および５２の出力を組み合わせて
ライン６４に２値制御信号（Ｔ３−１のときハイ）を発
生し、ＡＮＤゲート５３がライン６５に２値制御信号（
Ｔ３−２のとき・・イ）を発生し、ＯＲゲート６３がＡ
ＮＤゲート５４および５６の出力を組み合わせて、ライ
ン６６に２値制御信号（Ｔ３＝０のとき・・イ）を発生
する。２値論理信号１　２　および４゜の値をそれぞれ
Ａ、Ｂ、およびＣとすると、以上の関係は次のような式
で表わすことができる。

（Ｔ、＝１　）＝ＡＢＣ＋ＡＢＣ＋ＡＢｎ（Ｔ工＝２　
）＝ＡＢＣ＋ＡＢＣ （Ｔ、＝Ｏ）＝ＡＢＣ＋ＡＢＣ＋ＡＢＣ（Ｔ３＝１）＝
ＡＢ＋ＡＢＣ （Ｔ３＝２）＝ＡＢ （Ｔ３＝０　）＝ＡＢ＋ＡＣ したがって、これらの式で表わされる関係を満だすなら
、ハードウェアの構成は第３図の例には限らない。もち
ろん、ハードウェアの回路技術は、ＭＯＳＦＥＴ、バイ
ポーラ等何でもよい。　　　　　　　　　°゛第３図に
おいて、インバータ６２．６８ないし７２の出力から、
前述の２値制御信号のそれぞれを反転した信号が供給さ
れる。これらの反転信号は後に示すドライバの一部の実
施例だけに使用されるものであるが、完全を期するため
に図示した。

ドライバが反転信号を必要としないもので°あれば、こ
れらのインバータは省略してもよい。

ＡＮＤゲート４１ないし４４．４６ないし４９．５１な
いし５４、および５６は、１つの入力として、付勢信号
Ｅｎ　（ライン７３）を有する。ライン７３がハイのと
き、これらのＡＮＤゲートが全て正規に機能する。ライ
ン７３がローのときは、ＡＮＤゲートは（Ｆ号を通さな
いので、ライン２４ないし２６およびライン６４ないし
６６の２値制御信号は全てローである。このライン７３
の付勢信号Ｅｎを使えば、後段のドライバをいつでも減
勢させることができるが、その必要がなければライン７
３は省略してもよい。

Ｇ４　　ドライバ１８ａ 第５図ないし第７図は第２図に示したドライバ１８ａの
実施例の詳細な構成を示す図である。ドライバ１８ｂの
構成もこれと同じである。第５図はバイポーラ・トラン
ジスタで構成したもの、第６図および第７図はＮチャン
ネルのエンハンスメント型ＭＯ８ＦＥＴで構成したもの
である。

はじめに第５図のバイポーラ・トランジスタで構成した
ドライバについて説明する。ドライバの入力はライ／７
４．７５、および２６である。すなわち、Ｔ工が１でな
いときハイになる信号、Ｔ工が２でないときハイになる
信号、およびＴ１がＯのときハイになる信号を受け取る
。これらの２値制御信号の発生は先の第３図のところで
説明した通シである。ライン２６のイム号がハイになる
と、ＮＰＮ　トランジスタＱ１およびＧ２はターンオン
するので出力１３がグランドに落ちる。ライン２６の信
号がローのときは（約１４ポルｈａ下）、トランジスタ
Ｑ１およびＧ２はいずれもオフなので、出力１３はグラ
ンドに１客ちない。

ライン７４の信号がローになると（Ｔ１＝１を表わす）
、ＰＮＰトランジスタＱ３およびＧ４がターンオンする
ので出力１３が電圧ＶＤＤになる。

ライン７４の信号がハイのときは（′ｒ１≠１を表わす
）、トランジスタＱ３およびＧ４はオフなので、出力１
３には電圧ＶＤＤは印加されない。ライ／７５がローの
ときは（Ｔ１＝２を表わす）、ＰＮＰｔ−ランジスタＱ
５およびＧ６がターンオンするので出力１３が電圧Ｖｃ
になる。ライン７５がハイのときは（Ｔ１−ｒ２ｉ表わ
す）、トランジスタＱ５およびＧ６はいずれもオンでな
いから、出力１３には電圧Ｖｃは印加されない。良好な
実施例では、ＶＤＤは５ボルト、Ｖｃは■Ｄｏの半分の
値、すなわち、２．５ボルトである。

したがって、第５図のドライバはライン７４．７５、お
よび２６の２値制御信号によって、３つの電圧レベル（
０，２，５、および５ボルト）のうちの１つの値を出力
する。ライン７３の付勢信号Ｅｎ　（第３図参照）がロ
ーのときは、ライ／７４および７５がハイでライン２６
がローとなる。この条件によれば、第５図に示す全ての
トランジスりはオフになるので出力１３は高インピーダ
ンス状態を呈する（すなわち非活動状態になる）。トラ
ンジスタＱ１ないしＧ６のそれぞれのベース・コレクタ
間にはノヨットキ・バリア・ダイオード７７ないし８２
をそれぞれ接続する。これは各トランジスタの飽和を防
ぐためである。こうする払回路のスイッチング速度が向
トする。

次に、Ｎチャネルの工／ノ・／スメノト型Ｍ　Ｏ５ＰＥ
Ｔで構成した第６図のドライバについて説明する。この
ドライバの人力はライフ２・ｌないし２６である。ライ
ン２６のハイレベルイーｊ゛号で出力１３がグランドに
落ちて、ライン２５のハイレベル信号で出力１３が電圧
Ｖｃになり、ライン２４のかイレベル信号で出力１３が
電圧■ＤＤになる。ＶＤＤは５ボルト、Ｖｃは２５ボル
トである。ライン７３がローのためにライン２４ないし
２６がローのときは、出力１３は筒インビーダンス状態
を呈する。

第７図に示したドライバは第６図の例とほとんど同じで
ある。異なるのは、トランジスタＮ４おＪ：１Ｎ５ｅ！
ヵｏＬ−ｈ、＝ｐ、−ｃアｈ。９（ｙ８３ｏイ□ッ゛！
Ｅｎがハイのときは、Ｎチャノ不ルのエンハンスメント
型ＭＯ８ＦＥＴＮ４およびＮ５はオンなので、第７図の
回路は第６図の回路と同じに働く。

ライン８３の信号８口は前述のライン７３の付勢信号Ｅ
ｎと同じ働きをするもので、ライン８３の信号Ｅ　ｎが
ローのときは、トランジスタＮ４およびＮ５はオフなの
で出力１３は高インピーダンス状態を呈する。しだがっ
てライン８３を設ければライン７３は不要である。

Ｇ５　レシーバ２１ａ 第８図ないし第１４図はレシーバ２１ａの幾つかの実施
例を示す図である。レシーバ２１ｂも同一の構成である
。

第８図は差動比較器で構成したレシーバである。

人力１３は比較器８４の非反転入力および比較器８６の
反転入力に印加する。比較器８４の反転入力には参照電
圧３／４■ＤＤを印加し、比較器８６の非反転入力には
参照電圧１／４ＶＤＤを印加する。これらの参照電圧を
発生する手段は簡単のため図示していない。人力１３の
電圧が１／４ＶＤＤより小さいときは、比較器８６はラ
イン２９にバインペル信号を送出し、これにより３値論
理信号八力１３の値が“Ｏ”であることを示す。人力１
３の電圧が３／４ｖＤＤより大きいときは、比較器８４
はライン２７にハイレベル信号を送出し、これにより３
値論理信号人力１３の値が１”であることを示す。人力
１３の電圧が１／４■ＤＤと３／４■ＤＤの間にあると
きは、ライン２７および２９はいずれもハイでないから
、ＮＯＲゲート８５はライン２８にハイレベル信号″を
送出し、これにより３値論理信号人力１３の値が°“２
”であることを示す。このように、ライン２７ないし２
９の２値制御信号は相互排他的であり、これらばＴ１＝
１．２、およびＯであることをそれぞれ示す。

第９図はエンハンスメント型のＣＭＯ３で構成したレシ
ーバである。この実施例の場合、Ｎチャンネルのトラン
ジスタＮ６のしきい値電圧はグランドに対して１／４Ｖ
ｏＤであり、ＰチャンネルのトランジスタＰ６のしきい
値′電圧はＶＤＤに対して一３／４ＶＤＤである。トラ
ンジスタＮ６およびＰ６の関係をこのようにすれば、グ
ラ、ンドにχ」して１／４■ＤＤの電圧がこれらのトラ
ンジスタのゲートに印加されたときに、これらのトラン
ジスタはほぼ同時にスイッチングすることができる。同
様にして、ＮチャンネルのトランジスタＮ７およびＰチ
ャ／イ・ルのトランジスタＰ７のゲートに、グランドに
対して３／４■ＤＤの電圧が印加されたとき、これらが
ほぼ同時にスイッチングできるよう、それらのしきい値
電圧をグランドに対して３／４■　　およびＶＤＤに対
して一１／４Ｄ ＶＤＤにそれぞれ設定しておく。これら４つのトランジ
スタ以外は、Ｎチャンネルのトランジスタはしきい値電
圧がグランドに対して１／４　ＶＤＤであり、Ｐチャン
ネルのトランジスタはしきい値電圧がＶ　　に対して一
３／４ＶＤＤである。

Ｄ ３値論理信号人力１３の３つの状態に対して第９図のレ
シーバの動作をそれぞれ説明する。

入力１３がグランドのときは（Ｔ工＝０）、トランジス
タＮ６およびＮ７はいずれもオフで、トランジスタＰ６
およびＰ７はいずれもオンである。

トランジスタＰ６はライン２９をＶ。Ｄにしてノ・イレ
ベル信号を発生する。ライン２９のハイレベル信号はト
ランジスタ対Ｎ８およびＰ８に毒って反転されてライン
８９にローレベル信号を発生する。ライン２９がハイ且
つライン８９がローなら、Ｔ工＝０が感知されたことを
意味する。ところで、Ｔ□＝Ｏのとき他の２値制御信号
がどうなっているかについて以下に説明する。Ｔ１−０
ならトランジスタＰ７はライン８７をＶＤｏにしてハイ
レベル信号を発生し、これはトランジスタ対Ｐ９および
Ｎ９で反転されてライン２７にローレベル信号を発生す
る。ライン８７がノ・イ且つライン２７がローなら、Ｔ
□−１が感知されなかったことを意味し、これは正しい
。ライン８７および８９の信号はトランジスタＮｌ０１
Ｎｉｌ、Ｐｌｏ、およびｐＨで構成される回路によって
ＮＡＮＤされる。ライン８９がローなので、このＮＡＮ
Ｄの結果、ライン８８はハイになる。ところでトラン１
′（ ジスタＮ１２、Ｎ１３、ＰＩ３、およびＰＩ３はライン
２７および２９を入力とし且つライン２８を出力とする
ＮＯＲ，ゲートを構成する。ライン２９がハイなので、
このＮＯＲゲートはライン２８にｏ−レベル信号を発生
する。ライン８８がハイ且つライン２８がローなら、Ｔ
０＝２が感知されなかったことを意味し、これは正しい
。以上のようにして、Ｔ□＝０が感知される。

３値論理信号人力１３の値が”■“のときは、トランジ
スタＮ６、Ｐ６、Ｎ７、およびＰ７のゲートのところの
電位はグランドに対してほぼ■。Ｄである。したがって
、トランジスタＮ６およヒＮ７がターンオンして、トラ
ンジスタＰ６およヒＰ７がターンオフする。トランジス
タＮ６がオンになると、ライン２９はグランドに落ちて
、この信号がトランジスタ対Ｎ８およびＰ８によって反
転されてライン８９にハイレベル信号を発生する。

ライン２９がロー且つライン８９がハイなら、Ｔ工＝０
が感知されなかったことを意味し、これは正しい。トラ
ンジスタＮ７がオンになるとライン８７がグランドに落
ちて、この信号がトランジスタ対Ｎ９およびＰ９によっ
て反転されてライン２７にハイレベル信号を発生する。

ライン２７がハイ且つライン８７がローなら、Ｔ１＝１
が感知されたことを意味し、これは正しい。トランジス
タＮ１０１Ｎｉｌ、ＰＩＯｌおよびｐＨで構成されるＮ
ＡＮＤゲートは、ライン８９のハイレベル信号およびラ
イン８７のローレベル信号を組み合わせてライン８８に
ハイレベル信号を発生する。一方、トランジスタＮ１２
、Ｎ１３、ＰＩ３、およびＰＩ３で構成されるＮＯＲゲ
ートは、ライン２９のローレヘル信号オヨヒライン２７
のハイレベル信号を組み合わせてライン２８にローレベ
ル（８号を発生する。ライン８８がハイ且つライン２８
がローなら、Ｔ１＝２が感知されなかったことを意味し
、これは正しい。以上のようにしてＴ１＝１が感知され
る。

３値論理信号人力１３の電位がＶＤＤとグランドとの中
間にあるとき、すなわちＴ□＝２のときは、トランジス
タＮ６およびＰ７がオンでトランジスタＰ６およびＮ７
がオフでりる。したがってライン２９のローレベル信号
が発生されるので、これがトランジスタ対Ｎ８およびＰ
８で反転されてライン８９にハイレベル信号を発生する
。ライン２９がロー且つライン８９がハイなら、′ｒ工
＝０が感知されなかったことを意味する。さらに、ライ
ン８７はトランジスタＰ７を介して電圧Ｖ、。

になって、この信号がトランジスタ対Ｎ９およびＰ９で
反転されてライン２７にローレベル信号を発生する。ラ
イン８７がハイ且っライン２７がローなら、Ｔ工＝１が
感知されなかったことを意味する。トランジスタＮ　１
０、Ｎｉｌ、Ｐ　１　’０　、　オよびｐＨで構成され
るＮＡＮＤゲートはライン８９のハイレベル信号オよび
ライン８７のハイレベル信号を組み合わせてライン８８
にローレベル信号を発生する。トランジスタＮ１２、Ｎ
１３、Ｐ　ｌ　２、およびＰＩ３で構成されるＮＯＲゲ
ートはライン２７のローレベル信号およびライン２９の
ローレベル信号を組み合わせてライン２８にハ、　　　
　　　イレベル信号を発生する。ライン８８がロー且つ
ライン２８がハイなら、Ｔ０＝２が感知されたことを意
味する。以上のようにしてＴニー２が感知される。

第９図のレシーバは全ての真数信号（すなわちＴ１＝０
．１．２を表わす４６号）および全ての補数信号（すな
わちＴ１≠０．１．２を表わす信号）を発生するが、後
のコンバータ２３（第１図および第２図参照）の構成に
よっては、これらの信号は必ずしも全て必要ではない。

第１０図は、ＰチャンネルおよびＮチャンネルならびに
エンハンスメント型およびデグレー７ヨン型のＭＯＳＦ
ＥＴを用いて構成したし／−バの実施例である。これま
での説明かられかるように、図面においては、ケートを
破線で示したものがエンハンスメント型、ゲートを実線
で示したものがデフブレーション型であり、Ｐチャンネ
ルおよヒＮチャ／ネルは番号の前にそれぞれＰおよびＮ
と記した。エンハンスメント型トランジスタのドレイン
・ソース間のインピーダンスがローから７・イにスイッ
チするときは対応するデプレーソヨン型ト　　　　　　
２、ランジスタのドレイン・ソース間のインピーダンス
は・・イからローにスイッチする能動負荷として働く（
この逆も同様である）。

第１０の回路において、３値論理信号１３の値が“０“
のときは（すなわちグランド電位）、トランジスタＮ１
４がオフでライン２９は能動負荷Ｎ１５によってハイレ
ベルにプルアップされる。

ライン２９のノ・イレベル信号でトランジスタＮ１６が
オンになるので能動負荷トランジスタＮ１７がオフにな
ってライン８９がローレベルとなる。

ライン８９がロー且つライン２９がノ・イなら、Ｔ工＝
Ｏが感知されたことを意味する。′Ｖ工＝０のときは、
てらに、トランジスタＰ１４がオンであるからライ／８
７はハイレベルにプルアップされてトランジスタＰ１５
がオフになる。ライン８７のハイレベル信号はトランジ
スタ対Ｐ１６およびＰｔ７によって反転されてライン２
７にローレベル信号を発生する。ライン８７がノ・イ且
つライン２７がローなら、Ｔ工＝１が感知されなかった
ことを意味する。デプレーソヨン型トランジスタＮ２０
およびエンハンスメント型トランジスタＮ１８、Ｎ１９
は、ライン８７お°よび８９を入力としライン８８を出
力とするＮＡＮＤゲートを構成する。

Ｔ工＝０のときはライン８９および８７はいずれもロー
であるから、トランジスタＮ１８およびＮ１９はオフで
あり、トランジスタＮ２０はライン８８を■ＤＤにして
ハイレベル信号を発生する。

エンハンスメント型トランジスタＮ２１、Ｎ２２および
デプレー／ヨン型トランジスタＮ２３はライン２７およ
び２９を人力としライン２８を出力とするＮ　Ｏｌ（、
ゲートを構成する。ライン２９がハイなので、このＮ　
ＯＩ（ゲートはライン２８にローレベル信号を発生する
。ライン２８がロー且つライン８８がハイなら、Ｔ工＝
２が感知されなかったことを意味し、これは肥しい。以
上のようにしてＴ工＝０が感知される。

第１０図の回路において、３値論理信号人力１３の値が
“°１”のときは、グランドに対して′重圧■ＤＤがト
ランジスタＮ１４およびＰＩ３のゲートに印加される。

そうすると、トランジスタＰ１４がオフになるので能動
負荷として働くトランジスタＰ１５を介してライン８７
がローになる。トランジスタ対Ｐ１６およびＰｔ７はイ
ンバータを構成し、ライン８７の信号を反転してライン
２７にハイレベル信号を発生する。ライン２７がハイ且
つライン８７がローなら、Ｔ１＝１が感知されたことを
意味し、これは正しい。Ｔ１＝＝１のときはトランジス
タＮ１４はオンになるのでライン２９はグランドに落ち
る。ライン２９のこのローレベル信号はトランジスタ対
Ｎ１６およびＮ１７で反転されてライン８９にハイレベ
ル信号を発生する。ライン８９がハイ且つライン２９が
ローなら、’ｒ１＝ｏが感知されなかったことを意味し
、これは正しい。トランジスタＮ１８、Ｎ１９、および
Ｎ　２　Ｑで構成されるＮＡＮＤゲートはライン８９の
ハイレベル信号おヨヒライン８７のローレベル信号によ
りライン８８にハイレベル信号を発生する。トランジス
タＮ２１、Ｎ２２、およびＮ２３で構成されるＮＯＲゲ
ートはライン２７のハイレ１″　　　　　　ベル信号お
よびライン２９のローレベル信号を組み合わせてライン
２８にローレベル信号を発生する。ライン８８がハイ且
つライン２８にローなら１、Ｔ１−２が感知されなかっ
たことを意味し、これは正しい。以上のようにしてＴ１
＝１が感知される。

第１０図の回路において、３値論理信号人力１３の値が
２°゛のときは（すなわち電圧レベルが１／２■Ｄｏ）
、トランジスタＮ　１４およびＰ１４がターンオンする
のでライフ８７および８９はハイになりライン２７およ
び２９はローになる。

したがってＴ　　＝Ｑおよび’Ｌ’　１＝１が感知づれ
なかったことを意味し、これは正しい。トランジスタＮ
１８、Ｎ１９、およびＮ２０で構成されるＮＡＮＤゲー
トはライン８７のハイレベル信号およびライフ′８９の
ハイレベル信号を組み合わせてライン８８にローレベル
信号を発生する。さらに、トランジスタＮ２１、Ｎ２２
、およびＮ２３で構成されるＮＯＲゲートはライ／２７
のローレベル信号およびライン２９のローレベル信号を
組み合わせてライン２８にハイレベル信号を発生する。

ライン８８がロー且つライン２８がハイなら、Ｔ１＝２
が感知されたことを意味し、これは正しい。

以上のようにしてＴ１＝２が感知される。

第１０図の回路も第９図の回路と同様、後のコンバータ
２３の構成によっては、不必要となる信号があるので、
その場合はそれを省略できる。

場合によっては、し７−バを高速に動作させたいことも
ある。レシーバの一定の信号を省略し伝搬遅延を減らす
ことによって、この高速化が実現できる。その例が次に
説明する第１１図のレシーバである。

第１１図に示す高速のし７−バはＣＭＯ８で実現する。

このし／−バは３値論理信号人力１３を感知して、３つ
の２値制御信号Ｔ　　１１、′１゛□＝２、およびＴ１
−０を出力する回路である。このため、相補エン・・／
スメ／ト型のトランジスタ対は異なるゲートしきい値電
圧を有する。トランジスタＰ２６およびＰ２８のしきい
値電圧はＶＤＤに対して一１／４■ＤＤであり、トラン
ジスタＰ２５およびＰ２７のしきい値電圧はＶＤＤに対
して一３／４■ＤＤで、あり、トランジスタＮ２６およ
びＮ２７のしきい値電圧はグランドに対して＋３／４　
ＶｏＤであシ、トランジスタＮ２５およびＮ２８のしき
い値電圧はグランドに対して＋３／４ｖＤＤである・ 第１１図の回路において、３値論理信号人力１３の値が
”０”のときは（グランド電位）、全てのＮチャンネル
・トランジスタはオフで全てのＰチャンネル・トランジ
スタはオンである。したがってライン８７はトランジス
タＰ２６を介してＶＤＤに上がって、Ｔ工≠１が感知さ
れたことを示す（換言すれば、Ｔ１＝１が感知されなか
ったことを示す）。一方、ライン２８はトランジスタＰ
２７を介してグランドに落ちて、Ｔ１＝２が感知されな
かったことを示す。さらに、ライン２９はトランジスタ
Ｐ２５を介してＶＤＤに上がって、Ｔ□＝０が感知され
たことを示す。以上のようにしてＴ□＝０が感知される
。

第１１図の回路で、３値論理信号人力１３の値が１６の
ときは（ＶｏＤ）、全てのＰチャンネル・トランジスタ
がオフで全てのＮチャンネル・トランジスタがオンであ
る。したがってライン８７はトランジスタＮ２６を介し
てグランドに落ちて、Ｔ工≠１が感知されなかったこと
を示す（換言すれば、Ｔよ＝１が感知されたことを示す
）。

ライン２８はトランジスタＮ２７を介してグランドに落
ちて、Ｔ１＝２が感知されなかったことを示し、ライン
２９はトランジスタＮ２５を介してグランドに落ちて、
Ｔ工＝Ｏが感知されなかったことを示す。以上のように
してＴ１＝１が感知される。

第１１図の回路で、３値論理信号人力１３の値がＩＩ　
２　＋１のときは（１／２■ＤＤ）、トランジスタＰ２
６およびＰ２８ならびにトランジスタＮ２５およびＮ２
８がオンで、トランジスタＰ２５およびＰ２７ならびに
トランジスタＮ２６およびＮ２７がオフである。したが
って、ライン８７はトランジスタＰ２６を介してｖＤＤ
に上がり、Ｔ１＝２が感知されたことを示す。ライン２
９はトラ、　　　　　　ンジスタＮ２５を介してグラン
ドに落ちて、Ｔニー〇が感知されなかったことを示す。

ところで、第９図または第１０図の回路と第１１図の回
路の動作速度に着目しながら、Ｔ□＝２に関する２値制
御信号の発生について説明する。ライン２８に正しい２
値制御信号（Ｔ□＝２）を発生するのに、第９図および
第１０図の回路ではその信号伝搬経路において３段のト
ランジスタを必要とするのに対し、第１１図の回路では
１段のトランジスタだけでよい。したがって第１１図の
回路における伝搬遅延は第９図または第１０図の回路の
約３分の１になる。以上で高速レシーバの説明を終る。

次に、第１２図を参照してＮ−１−ＹンネルＭＯ８ＦＥ
Ｔだけで構成したし／−バについて説明する。

第１２図のし７−バも、第９図および第１０図と同様、
３つの真数出力と３つの補数出力を完備しでいる。エン
ハンスメント型トランジスタＮ３１、Ｎ３５、Ｎ３７、
Ｎ３９、Ｎ４０、Ｎ４２、およびＮ４３はグランドに対
して＋ｌ／４ＶＤｏのゲートシきい値電圧を有する。エ
ン・・ンスメント型トランジスタＮ３２はグランドに対
して＋３／４−、′− ＶＤＤのゲートしきい値電圧を有する。全てのデブレー
ション型トランジスタＮ３３、Ｎ３４、Ｎ３６、Ｎ３８
、Ｎ４１、およびＮ４４は、ペアになるエンハンスメン
ト型トランジスタがローインピーダンスからハイインピ
ーダンスにスイッチするとき、ドレイン・ソース間のイ
ンピーダンスがハイからローにスイッチするような能動
負荷として働く（この逆も同様である）。

第１２図の回路で、３値論理信号人力１３の値が°゛０
°゛のときは（グランド電位）、トランジスタＮ３１は
オフなのでライン２９は能動負荷トランジスタＮ３３を
介してＶＤＤに上がる。ライン２９のハイレベル信号は
トランジスタ対Ｎ３５およびＮ　３５で反転されてライ
ン８９にローレベル信号を発生する。ライン２９がハイ
且つライン８９がローなら、Ｔ□＝０が感知されたこと
を意味する。Ｔ工＝０のときは、トランジスタＮ３２も
、オフになるのでライン８７は能動負荷トランジスタＮ
３４を介してｖＤＤに上がる。ライン８７のハイレベル
信号はトランジスタ対Ｎ３７およびＮ３８で反転されて
ライン２７にローレベル信号を発生する。ライ／８７が
ノ・イ且つライン２７がローなら、Ｔ１＝１が感知され
なかったことを意味する。トランジスタＮ３９、Ｎｅｏ
、およびＮ４１で構成されるＮＡＮＤゲートはライン８
７のハイレベル信号およびライン８９のローレベル信号
を組み合わせてライン８８にハイレベル信号全発生する
。トランジスタＮ４２、Ｎ　４３、オヨ０：　Ｎ４４で
構成されるＮＯＲゲートはライン２７のローレヘル信号
オヨヒライン２９のハイレベル信号を組み合わせてライ
ン２８にローレベル信号を発生する。ライ／８８がハイ
且つライン２８がローなら、Ｔ工＝２が感知されなかっ
たことを意味する。以上のようにしてＴニーＯが感知さ
れる。

第１２図の回路で、３値論理信彎入力１３の値が°゛１
”のときは（ＶＤＤ）、トランジスタＮ３１およびＮ３
２はオンになるのでライン２９およびライン８７はそれ
ぞれグランドに落ちる。ライン８７０ローレベル信号ハ
トランジスタ対Ｎ３７およびＮ３８で反転されてライン
２７にハイレベル信号を発生する。ライン２７がハイ且
つライン８７がローなら、Ｔ１＝１が感知されたことを
意味する。ライン２９のローレベル信号はトランジスタ
対Ｎ３５およびＮ３６で反転されてライン８９にハイレ
ベル信号を発生する。ライン８９がハイ且つライン２９
がローなら、Ｔ□−０が感知されなかったことを意味す
る。トランジスタＮ３９、Ｎ４０、およびＮ４１で構成
されるＮＡＮＤゲートはライン８７のローレベル信号お
よびライン８９のハイレベル信号を組み合わせてライン
８８にハイレベル信号を発生する。トランジスタＮ４２
、Ｎ４３、およびＮ４４で構成されるＮ　ＯＲケートは
ライン２７のハイレベル信号およびライン２９のローレ
ベル信号を組み合わせてライン２８にローレベル信号を
発生する。ライン２８がロー且つライン８８がハイなら
、Ｔ１＝２が感知されなかったことを意味する。以上の
ようにしてＴ１＝１が感知される。

第１２図の回路で、３値論理信号人力１３の値が２′の
ときは（１／２ＶＤＤ）、トランジスりＮ３１がオンで
トランジスタＮ３２がオフである。したがってトランジ
スタＮ３１はライン２９をグランドに落とし、このロー
レベル信号がトランジスタ対Ｎ３５およびＮ３６で反転
されてライン８９に・・イレベル信号を発生する。ライ
ン８９がハイ且つライン２９がローなら、Ｔ１＝０が感
知されなかったことを意味する。トう／ジメタＮ３２が
オフのときは、ライン８７は能動負荷トランジスタ３４
を介してハイレベルにプルアンプされる。このハイレベ
ル信号はトランジスタ対Ｎ３７およびＮ３８で反転され
てライン２７にローレベル（Ｍ号を発生する。ライ／２
７がロー且つライン８７がハイなら、Ｔ１−１が感知さ
れなかったことを意味する。トランジスタＮ３９、Ｎ４
０、およびＮ４１で構成されるＮＡＮＤゲートはライ／
８７のハイレベル信号およびライン８９の）・イレベル
信号を組み合わせてライン８８にローレベル信号を発生
する。トランジスタＮ　−１２、Ｎ４３、およびＮ４４
で構成されるＮ　ＯＨ，ゲートはライン２７のローレベ
ル信号およびライン２９のローン　　　　　：・、１１
ベル信号を組み合わせてライン２８にノ・イレベル信号
を発生する。ライン２８がノ・イ且つライン８８がロー
なら、Ｔ□＝２が感知されたこと７意味する。以上のよ
うにしてＴ１＝２が感知される。

次に第１３１Ａを参照してＮチャンネルＭＯ８ＦＥＴだ
けで構成した高速のレシーバについて説明する。第１３
図の高速レシーバは、第１１図の高速レシーバと同様、
２つの異なるゲートしきい値電圧を使い３つの出力Ｔ工
≠１、Ｔ工≠２、およびＴ１−０だけを発生することに
よって伝搬遅延を小さくするようにしたものである。ト
ランジスタＮ５１、Ｎ５５、Ｎ５５、およびＮ５８のケ
ートしきい値電圧はグランドに対して＋１／４ＶＤＤで
ある。トランジスタＮ５３およびＮ５７のゲートしきい
値電圧はグランドに対して＋３／４■ＤＤである。第１
２図と同様、デプレーンヨン型トランジスタＮ５２およ
びＮ５４は、ベアになるエンハンスメント型トランジス
タがローインピーダンスカラハイインピーダンスにスイ
ッチするとき、ドレイン・ノース間のインピーダンスが
ハイからローにスイッチするような能動負荷として働く
（この逆も同様である）。

第１３図の回路で、３値論理信号１３の値が“ＯＩ＋の
ときは（グランド電位）、Ｎチャンネルのエンハンスメ
ント型トランジスタＮ５］、Ｎ５３、Ｎ５５、およびＮ
５７は全てオフである。したがってライン２９および８
７はそれぞれ能！！ｉ１１負荷トランジスタＮ５２およ
びＮ５４を介して”ＤＤに上がる。ライン２９がハイレ
ベルなら、′「１＝０が感知されたことを意味する。同
様に、ライン８７が・・イレペルなら、ｒｒ１≠１が感
知されたことを意味する（換言すれば、Ｔ１−１が感知
されなかったことを意味する）。ライン２９がハイレベ
ルになるとトランジスタＮ５８がオンになってライン８
８がＶＤＤに上がる。ライン８８がノ・イレベルなら、
Ｔ工≠２が感知されたことを意味する（換言すれば、１
゛□−２が感知きれなかったことを意味する）。以上の
ようにして１′、−〇が感知される。

第１３図の回路で、３値論理信号人力１３の値が”１゛
のときは（ｖＤＤ）、エン・・ンスメント型トランジス
タＮ５１、Ｎ５３、Ｎ５５、およびＮ５７は全てオンで
ある。しだがってトランジスタＮ５１はライン２９をグ
ランドに落として、Ｔ１＝０が感知されなかったことを
示す。トランジスタＮ５３はライン８７をグランドに落
として、Ｔ１≠１が感知されなかったことを示す（換言
すれば、Ｔ１＝１が感知されたことを示す）。トランジ
スタＮ５７はライン８８をｖＤＤに上げて、Ｔｌｆ−２
が感知されたことを示す（換言すれば、Ｔ、−２が感知
されなかったことを示す）。以上のようにしてＴ工＝１
が感知きれる。

第１３図の回路で、３値論理信号人力１３の値が”２”
１のときは（１／２ｖＤＤ）、トランジスタＮ５］およ
びＮ５５がオンで、トランジスタＮ５３およびＮ５７が
オフである。したがってトランジスタＮ５１によってラ
イン２９がグランドに落ちて、Ｔ□＝０が感知されなか
ったことを示す。

ライン８７は能動負荷トランジスタＮ５４ｉ介し、　　
　　　　て■Ｄｏに上が９、Ｔ１≠１が感知されたこと
を示す（換言すれば、Ｔ□＝１が感知されなかったこと
を示す）。ライン８７が・・イレベルになるとトランジ
スタＮ５６がオンになるので、ライン８８はトランジス
タＮ５５およびＮ５６を介してグランドに落ちる。ライ
ン８８がローレベルなら、Ｔ１≠２が感知されなかった
ことを意味する（換言すれば、′ｒ□＝２が感知された
ことを意味する）。

以上のようにしてＴ１＝２が感知される。

次に第１４図を参照して、単一のしきい値によるＮチャ
ンネルＭＯ８ＦＥＴとツェナーダイオードとを組み合わ
せて構成したレシーバについて説明する。デプレーショ
／型トランジスタＮ６２、Ｎ６４、およびＮ６７は、ペ
アになるエンハンスメント型トラ／ジスタがローインピ
ーダンスからハイインビータ”ンスにスイッチするとき
、ドレイン・ノース間のインピーダンスがハイからロー
にスイッチするような能動負荷として働く。ツェナーダ
イオード９１およびトランジスタＮ６１で、トランジス
タＮ６２およびＮ６３のしさい値電圧を供給する回路を
構成する。ツェナーダイオード　　　　　４．９１が逆
バイアスされたときそれをブレークダウ／の状態に保つ
に十分な一定のソース・ドレイン間インピーダンスを与
えるように、トランジスタＮ６１のゲートに電圧＋Ｖを
印加しておく。

第１４図の回路で、３値論理信号人力１３の値が′”０
”°のときは（グランド電位）、トランジスタＮ６３、
Ｎ６Ｇ、およびＮ（５８はオフである。

したがってライン２９および８７はそれぞれ能動負荷ト
ランジスタ６７および６２を介してＶＤＤに上がる。ラ
イン２９が）・イレペルなら、Ｔ１＝−０が感知された
ことを意味し、ライン８７がノ・イレベルなら、′Ｆ工
≠１が感知されたことを意味する（換言すれば、Ｔ工＝
１が感知されなかったことを意味する）。トランジスタ
Ｎ６６がオフなので、能動負荷トランジスタＮ６４を介
してライン８８がＶＤＤに上がって、Ｔ工≠２が感知さ
れたことを示す（換言すれば、Ｔ工＝２が感知されなか
ったことを示す）。以上のようにしてＴ工＝０が感知さ
れる。

第１４図の回路で、３値論理信号人力１３の値が“１°
１のトキは（■ＤＤ＝５ボルト）ツェナーダイオード９
１が逆バイアスされるのでトランジスタＮ　６３のゲー
トには３ボルトの電圧が印加される（ツェナーダイオー
ド９１の電圧降下は２ボルトである）。そうすると、ト
ランジスタＮ６３がオンになってライン８７がグランド
に落ちて、Ｔ工≠１が感知されなかったことを示す（換
蕃すればＴ１−１が感知されたこと、を示す）。ライン
８７がローレベルになればトランジスタＮ６５がオフに
なり、ライン８８は能動負荷トランジスタＮ６４’！ｉ
介して”ＤＤに上がる。ライン８８がハイレベルなら、
Ｔ１≠２が感知されたことを意味する（換言すれば、Ｔ
□＝２が感知されなかったことを意味する）。ぢらに、
トランジスタＮ６８がオンなのでライ／２９がグランド
に落ちてＴ工＝０が感知されなかったことを示す。以上
のようにしてＴ１−１が感知される。

第１４図の回路で、３値論理信号人力１３の値がＩ′２
″のときは（１／′２ｖＤＤ＝２．５ボルト）、ツェナ
ーダイオード９１が逆バイアスされるのでトランジスタ
Ｎ６３のゲートには０５ホルトの電圧が印加される（ツ
ェナーダイオード９１の電圧降下は２ボルトである）。

このゲート電圧は、トランジスタＮ６３のしきい値電圧
より低いので、トランジスタＮ　５３はオフになって、
ライン８７は能動負荷トランジスタＮ６２を介してＶＤ
Ｄに上がる。ライン８７がハイレベルなら、Ｔ１≠１が
感知されたことを意味する（換言すれば、Ｔ工＝１が感
知されなかったことを意味する）。ライン８８はトラン
ジスタＮ６５およびＮ６６１介してグランドに落ちて、
Ｔ１≠２が感知されなかったことを示す（換言すれば、
Ｔ□＝２が感知されたことを示す）。トランジスタＮ６
８はゲートに１／２　ｖＤＤの電圧が印加されるとオン
になるのでライン２９はグランドに落ちて、Ｔ□＝０が
感知されなかったことを示す。以上のようにしてＴ□＝
２が感知される。

Ｇ６　増幅回路 次に第１５因を参照して、１つの３値論理化号１・　　
　　　　１３を受け取ってそれを増幅しだ３値論理化号
１３′を圧力する増幅回路について説明する。この例で
はこれをバイポーラトランジスタで構成した。この増幅
回路は、伝送チャネル１９が長いために伝送経路におけ
る電属降下分が無視できなくなって伝送チャネル１９の
信号レベルが下がってし１５ような場合に利用すること
ができる。この増幅回路は伝送チャネル１９の伝送経路
上の任意の地点に挿入することがで泗る。

第１５図の回路で、３値論理信司人力１３の値が“ＯＩ
Ｉのときは（グランド）、トランジスタＱ１３およびＱ
１０以下のトランジスタは全てオフである。ＰＮＰトラ
ンジスタＱ１３は順バイアスされたツェナーダイオード
９５によってオンになる。そうすると次にＮＰＮ　）ラ
ンジスタＱＩＯがオンになる。したがって３値論理化号
出力１３′がグランドに落ちる。

第１５図の回路で、３値論理化号人力１３の値が０１′
のときは（■ＤＤ＝５ボルト）、ツェナーダイオード９
５が逆バイアスされるのでトランジスタＱ１３およびＱ
１０がオフになる。さらに、ツェナーダイオード９４も
逆バイアスされるからＮＰＮトランジスタＱ１５がオン
になる。トランジスタＱ１５がオンになると、トランジ
スタＱ１６およびＧ１２がオフになる。ツェナーダイオ
ード９２が逆バイアスされるので、ＮＰＮ　トランジス
タＱ１４およびＰＮＰＩ−ランジスタＱ１１がオンにな
る。したがって３値論理化号出力１３′がＶＩ）。

に上がる。

第１５図の回路で、３値論理化号人力１３の値が°１２
°“のときは（１／２　ＶＤＤ＝２．５ボルト）、ツェ
ナーダイオード９２および９４は逆バイアスされないが
ツェナーダイオード９３および９５は逆バイアスされる
。したがってトランジスタＱ１０、Ｑｌｌ、Ｇ１３、お
よびＧ１４は全てオフである。ツェナーダイオード９３
が逆バイアスされると、ＰＮＰ　）ランジスタＱ１６お
よびＮＰＮ）ランジスタＱ１２はオンになるので、３値
論理化号出力１３′は電圧Ｖｃ（＝２．５ボルト）にな
る。

第４図を参照して、第１図および第２図に示したコンバ
ータ２３の詳細な構成を説明する。このコンバータ２３
は、し７−バ２１ａおよび２１ｂの発生する２値制御信
号を入力として受諾する。

第８図ないし第１４図のレシーバの実施例はレシーバの
基本的な構成単位であるし７−バ２１ａ（または２１ｂ
）を詳細に示したものであるが、１■４図に示すコンバ
ータ２３は、し７−バの構成単位でいうと、２つ分のレ
シーバからの出力を受け取る。コンバータ２３は、図の
例では、全ての真数人力および全ての補数人力を完備し
ているが、し７−バの実施例に応じてこれらの人力の一
部を省略できることは、これまでの説明から容易に理解
できるであろう。１例をあげれば、第１３図に示したレ
シーバを第４図のコンバータの上部に接続する場合、イ
ンバータ１１３が省略できて、第１３図のライン２９は
第１４図のライン２９に直接接続すればよい。

ＯＲＪゲート１０７はＡＮＤゲート１ｏｏないし１０３
の８力を組み合わせて２値論理化号出力１゜にハイレベ
ル信号を発生する（出力１゜の値が’ｔ”）。同［に、
ＯＲゲート１０８１ｄＡＮＤゲート１０１および１０５
の出力と、Ｔ３＝２を表わす２値制御信号とを組み合わ
せて２　（１ｆｊ論理論理量力２□にハイレベル信号を
発生する（出力２２の値が”■”）。ＯＲゲート１０９
はＡＮＤゲート１０２および１０６の出力と、Ｔ３＝２
を表わす２値制御信号とを組み合わせて２値論理信号出
力４□にハイレベル信号を発生する（出力４□の値が１
１°゛）。以上のようにして、コンバータ２３は基本的
な２つのレシーバからの２値制御信号を受け取って、２
つのトリット位置の３値論理信号を３つのビット位置の
２値論理信号に変換する。

この例ではトリット位置はＴ１およびＴ３、ビット位置
は１　２　　および４□として説明したが、前述の如く
、これらのトリット位置およびピント位置はどのような
組合わせでもよい。

第４図に示しだＡＮＤゲートおよびＯＲゲートによるコ
ンバータ２３の構成はカルノー図に基づくものである。

Ｔニー０．Ｔ工＝１、Ｔ１−２、Ｔ３＝Ｏ，Ｔ３＝１、
およびＴ３＝２に対応する２値制御信号をそれぞれり、
　Ｅ、Ｆ、Ｇ、Ｈｌおよび■とすると、以上の関係は次
のような式で表わすことができる。

（１□）＝ＧＥ＋ＨＤ＋ＨＦ＋Ｉ　Ｐ （２゜）＝Ｉ＋ＨＤ＋ＧＦ （４。　）＝　　■　十　ト（Ｅ＋ＨＦ’したがって、
これらの式で表わされる関係を満だすなら、ハードウェ
アの構成は第４図の例には限らない。もちろん、・・−
ドウエアの回路技術は、Ｍ　ＯＳ　Ｆ　ＥＴ、バイポー
ラ等何でもよい。

Ｈ８発明の詳細 な説明したように本発明によれば、簡単な回路を加える
だけで論理回路の人出力ピンの数が減るので、結果的に
より良好な集積度を得ることができる。しかも論理回路
間を接続する伝送チャネルの幅も小さくすることができ
る。

【図面の簡単な説明】

第１図は本発明のインターフェース装置の実施例を示す
図、第２図は第１図に示すインターフェース装置の実施
例の基本的な構成を示す図、第３図はコンバータ１６の
実施例を示す図、第４図は　　　　　　　−コンバータ
２３の実施例を示す図、第５図はバイポーラ・トランジ
スタによるドライバ１８ａの実施例を示す図、第６図お
よび第７図はＮチャンネル・エンハンスメント型Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔによるドライバ１８ａの実施例を示す図
、第８図は差動比較器によるし７−バ２１ａの実施例を
示す図、第９（８）はＣＭ　ＯＳによるレシーバ２１ａ
の実施例を示す図、第１０図および第１１図はＭＯＳＦ
ＥＴによるし７−バ２１ａの実施例を示す図、第１２図
および第１３図はＮチャンネルＭＯ８ＦＩ！：Ｔによる
レシーバ２１ａの実施例を示す図、第１４図はＮチャン
ネルＭＯ８ＦＥＴおよびツェナーダイオ出願人　　イン
ターナショナル・ビジネス・７フーンズ・コーホレーシ
ョン代理人　弁理士　　頓　　　宮　　　孝　　　−（
外１名） １９−ルシーバインターフェース躾１【第３図 コンノぐ一タ２３ コンバータ　２３ 第４図 第８図 第１０図 第１１図 しシー）で　　　　　　　　　　　　　　　　　・第１
２図 第１３図 ＤＤ

Claims (1)

1. 【特許請求の範囲】 第１の論理回路から第２の論理回路へのデータの転送を
   行うためのインターフェース装置であつて、 （ａ）伝送チャネルと、 （ｂ）前記第１の論理回路に接続され、該第１の論理回
   路の発生する２値論理信号を３値論理信号に変換して該
   ３値論理信号を前記伝送チャネルに送出する第１の手段
   と、 （ｃ）前記第２の論理回路に接続され、前記伝送チャネ
   ルを介して前記３値論理信号を受け取つて該３値論理信
   号を前記第２の論理回路の使用する２値論理信号に変換
   する第２の手段と、 より成ることを特徴とするインターフェース装置。