JP2017517923A - 重ね合わせによるバス上での周波数制御のためのシステムおよび方法 - Google Patents
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Abstract
Description
本出願は、全体が参照により本明細書に組み込まれる、2014年4月11日に出願された“SYSTEMS AND METHODS FOR FREQUENCY CONTROL ON A BUS THROUGH SUPERPOSITION”と題する米国特許出願第14/250,996号の優先権を主張する。
If sum Ain > Width/2 AND sum Bin > width/2 AND sum Bin > sum Ain
(Ainの合計>幅/2、かつ、Binの合計>幅/2、かつ、Binの合計>Ainの合計の場合)
Aout gets inverted Bin (Aoutが反転されたBinになる)
Bout gets inverted Ain (Boutが反転されたAinになる)
Cout gets Cin (CoutがCinになる)
Aflag gets '1' (Aflagが'1'になる)
else if sum Ain > Width/2 (そうでない場合、Ainの合計>幅/2の場合)
Aout gets inverted Ain (Aoutが反転されたAinになる)
Bout gets Bin (BoutがBinになる)
Cout gets Cin (CoutがCinになる)
Bflag gets '1' (Bflagが'1'になる)
else if sum Bin > Width/2 (そうでない場合、Binの合計>幅/2の場合)
Aout gets Ain (AoutがAinになる)
Bout gets inverted Bin (Boutが反転されたBinになる)
Cout gets Cin (CoutがCinになる)
Cflag gets '1' (Cflagが'1'になる)
else (そうでない場合)
Aout gets Ain (AoutがAinになる)
Bout gets Bin (BoutがBinになる)
Cout gets Cin (CoutがCinになる)
All Flags get '0' (すべてのフラグが'0'になる)
End (終了)
If sum Ain > Width/2 (Ainの合計>幅/2の場合)
Aout gets inverted Ain (Aoutが反転されたAinになる)
Aflag gets '1' (Aflagが'1'になる)
else (そうでない場合)
Aout gets Ain (AoutがAinになる)
Aflag gets '0' (Aflagが'0'になる)
end (終了)
If sum Bin > Width/2 (Binの合計>幅/2の場合)
Bout gets inverted Bin (Boutが反転されたBinになる)
Bflag gets '1' (Bflagが'1'になる)
else (そうでない場合)
Bout gets Bin (BoutがBinになる)
Bflag gets '0' (Bflagが'0'になる)
end (終了)
If sum Cin > Width/2 (Cinの合計>幅/2の場合)
Cout gets inverted Cin (Coutが反転されたCinになる)
Cflag gets '1' (Cflagが'1'になる)
else (そうでない場合)
Cout gets Cin (CoutがCinになる)
Cflag gets '0' (Cflagが'0'になる)
end (終了)
12 中央処理ユニット
14 プロセッサ
16 キャッシュメモリ
18 システムバス
20 メモリシステム
22 入力デバイス
24 出力デバイス
26 ネットワークインターフェースデバイス
28 ディスプレイコントローラ
30 ネットワーク
32 ディスプレイ
34 ビデオプロセッサ
40 電流ベースのトランスミッタ
42 電圧源
44 第1の電流源
46 第2の電流源
48 ピン
50 第1の導電性媒体
52 スイッチ
54 ピン
56 第2の導電性媒体
58 スイッチ
60 負荷
62 負荷
64 差動電流源
66 第1の差動源
68 第2の差動源
70 スイッチ
72 スイッチ
74 制御システム
90 電圧ベースのトランスミッタ
92 電圧源
94 第1のノード
96 第2のノード
98 プルアップスイッチ
100 プルアップスイッチ
102 プルダウンスイッチ
104 プルダウンスイッチ
108 電圧ノード
110 制御システム
120 ビットシグナリングシステム
122 ビットトランスミッタ
124 電力プリコードモジュール
126 レシーバ
128 デマッピングモジュール
130 電力プリコード反転モジュール
132 マッピングモジュール
134 ドライバ
Claims (27)
- バス全体にわたってデータを搬送するための方法であって、
データ信号を複数のビットになるように解析するステップと、
第1のピンを通した前記バスの第1の導体上での伝送のために、前記複数のビットのうちの第1のビットを識別するステップと、
第2のピンを通した前記バスの第2の導体上での伝送のために、前記複数のビットのうちの第2のビットを識別するステップと、
前記複数のビットのうちの第3のビットの値に基づいて、前記第3のビットを前記第1のビットまたは前記第2のビット上に導くステップと、
前記導くステップに基づいて前記第3のビットを前記第1のビットまたは前記第2のビットと組み合わせ、かつどちらのビットが組み合わされたかに基づいて組み合わされたビットを前記第1の導体および前記第2の導体のうちの一方に送るステップと、
前記第1および第2のピンを通して前記第1、第2、および第3のビットを前記バスに送るステップと
を含む、方法。 - 第1の電流レベルで前記第1のビットを表すステップと、第2の電流レベルで前記第2のビットを表すステップとをさらに含む、請求項1に記載の方法。
- 第3の電流レベルで前記第3のビットを表すステップをさらに含む、請求項2に記載の方法。
- 前記第3のビットを前記第1のビットまたは前記第2のビットに組み合わせるステップは、前記第3の電流レベルを前記第1の電流レベルまたは前記第2の電流レベルに加えるステップを含む、請求項3に記載の方法。
- 第1の電圧レベルで前記第1のビットを表すステップと、第2の電圧レベルで前記第2のビットを表すステップとをさらに含む、請求項1に記載の方法。
- 第3の電圧レベルで前記第3のビットを表すステップをさらに含む、請求項5に記載の方法。
- 前記第3のビットを前記第1のビットまたは前記第2のビットに組み合わせるステップは、前記第3の電圧レベルを前記第1の電圧レベルまたは前記第2の電圧レベルに加えるステップを含む、請求項6に記載の方法。
- 前記第1のビットが第1のシングルエンド信号を含み、前記第2のビットが第2のシングルエンド信号を含む、請求項1に記載の方法。
- 前記第3のビットが差動信号を含む、請求項1に記載の方法。
- 節電のために前記ビットを事前調整するステップをさらに含む、請求項1に記載の方法。
- 事前調整するステップが、前記複数のビット中の0の数に対する1の数を判定するステップと、1の前記数が0の前記数よりも多い場合、1と0とを反転させるステップとを含む、請求項10に記載の方法。
- 定義済みのテーブルに従って、前記第1のビット、前記第2のビット、および前記第3のビットを符号化するステップをさらに含む、請求項1に記載の方法。
- 重複するエントリのうちの一方に固定値を割り当てることによって前記定義済みのテーブル中の出力エントリの重複を避けるステップをさらに含む、請求項12に記載の方法。
- データバス全体にわたって信号を送るように構成される集積回路内のトランスミッタであって、
第1のビットを生成するように構成される第1のビットソースであって、前記集積回路上の第1の外部ピンに結合される第1のビットソースと、
第2のビットを生成するように構成される第2のビットソースであって、前記集積回路上の第2の外部ピンに結合される第2のビットソースと、
第3のビットを生成するように構成される第3のビットソースと、
前記第3のビットソースに関連付けられ、かつ前記第1の外部ピンと前記第2の外部ピンとの間の前記第3のビットソースを切り替えるように構成されるスイッチアセンブリと
を含む、トランスミッタ。 - 前記第1のビットソースが第1の電圧ソースを含み、前記第2のビットソースが第2の電圧ソースを含む、請求項14に記載のトランスミッタ。
- 前記第3のビットソースが第3の電圧ソースを含み、前記第3のビットが前記第1のビットとともに前記第1の外部ピンに導かれるとき、または、前記第3のビットが前記第2のビットとともに前記第2の外部ピンに導かれるとき、前記スイッチアセンブリが電圧の重ね合わせをもたらす、請求項15に記載のトランスミッタ。
- 前記第1のビットソースが第1の電流ソースを含み、前記第2のビットソースが第2の電流ソースを含む、請求項14に記載のトランスミッタ。
- 前記第3のビットソースが第3の電流ソースを含み、前記第3のビットが前記第1のビットとともに前記第1の外部ピンに導かれるとき、または、前記第3のビットが前記第2のビットとともに前記第2の外部ピンに導かれるとき、前記スイッチアセンブリが電流の重ね合わせをもたらす、請求項17に記載のトランスミッタ。
- 前記第1のビットソースが前記第1のビットを用いて第1のシングルエンド信号を生成するように構成され、前記第2のビットソースが前記第2のビットを用いて第2のシングルエンド信号を生成するように構成される、請求項14に記載のトランスミッタ。
- 前記第3のビットソースが前記第3のビットを用いて差動信号を生成するように構成される、請求項14に記載のトランスミッタ。
- 前記第3のビットソースが第1のサブソースおよび第2のサブソースを含む、請求項14に記載のトランスミッタ。
- 定義済みのテーブルに従って、前記第1のビット、前記第2のビット、および前記第3のビットを符号化するように構成されるエンコーダをさらに含む、請求項14に記載のトランスミッタ。
- 前記定義済みのテーブルが、重複する出力エントリを避けるように定義される、請求項22に記載のトランスミッタ。
- 前記スイッチアセンブリが、
前記第1のビットソースを前記第1の外部ピンに選択的に結合する第1のスイッチと、
前記第2のビットソースを前記第2の外部ピンに選択的に結合する第2のスイッチと、
前記第1のサブソースを前記第1の外部ピンに選択的に結合する第3のスイッチと、
前記第2のサブソースを前記第2の外部ピンに選択的に結合する第4のスイッチと
を含む、請求項21に記載のトランスミッタ。 - セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイスに組み込まれる、請求項14に記載のトランスミッタ。
- データバスから信号を受け取るように構成される集積回路内のレシーバであって、
前記集積回路内の第1の負荷に結合される第1の外部ピンと、
前記集積回路内の第2の負荷に結合される第2の外部ピンと、
前記第1の負荷および前記第2の負荷に結合され、かつ、
前記第1の負荷上で第1のビットをシングルエンド信号として検出することと、
前記第2の負荷上で第2のビットをシングルエンド信号として検出することと、
第3のビットを前記第1の負荷と前記第2の負荷との間の差動信号として検出することと
を行うように構成される、制御システムと
を含む、レシーバ。 - 2つのワイヤデータバスと、
集積回路内のトランスミッタであって、
第1のビットを生成するように構成される第1のビットソースであって、前記第1のビットソースが前記集積回路上の第1の外部ピンに結合され、前記第1の外部ピンが前記2つのワイヤデータバスのうちの第1のワイヤに結合される、第1のビットソースと、
第2のビットを生成するように構成される第2のビットソースであって、前記第2のビットソースが前記集積回路上の第2の外部ピンに結合され、前記第2の外部ピンが前記2つのワイヤデータバスのうちの第2のワイヤに結合される、第2のビットソースと、
第3のビットを生成するように構成される第3のビットソースと、
前記第3のビットソースに関連付けられ、かつ前記第1の外部ピンと前記第2の外部ピンとの間の前記第3のビットソースを切り替えるように構成されるスイッチアセンブリと
を含む、集積回路内のトランスミッタと
を含む、データ伝送システム。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2016181921A1 (ja) * | 2015-05-08 | 2018-02-01 | 三井化学株式会社 | 無黄変軟質ポリウレタンフォーム、衣料材料、ブラジャーのパッド、および、ブラジャーのカップ |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10897382B2 (en) | 2018-06-27 | 2021-01-19 | Korea University Research And Business Foundation | Pulse amplitude modulation-3 transceiver and operation method thereof |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61107415A (ja) * | 1984-10-26 | 1986-05-26 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | インタ−フエ−ス装置 |
JPS62135045A (ja) * | 1985-12-05 | 1987-06-18 | エステイ−シ− ピ−エルシ− | デ−タ伝送装置 |
US5144160A (en) * | 1990-10-05 | 1992-09-01 | Acer Incorporated | Fully differential sample and hold adder circuit |
JPH0983581A (ja) * | 1995-09-20 | 1997-03-28 | Toshiba Corp | データ伝送処理装置 |
EP1903733A2 (en) * | 2006-09-20 | 2008-03-26 | Broadcom Corporation | Method and system for an extended range ethernet line code |
US20090239559A1 (en) * | 2008-03-21 | 2009-09-24 | Micron Technology, Inc. | Mixed-mode signaling |
JP5025839B1 (ja) * | 2011-02-23 | 2012-09-12 | パナソニック株式会社 | 信号伝送装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6038260A (en) * | 1996-01-05 | 2000-03-14 | International Business Machines Corporation | Method and apparatus for transposing differential signals onto a set of binary signals to increase the information-carrying capacity of the original set of signals |
US6295323B1 (en) * | 1998-12-28 | 2001-09-25 | Agere Systems Guardian Corp. | Method and system of data transmission using differential and common mode data signaling |
CN1115909C (zh) * | 1999-08-26 | 2003-07-23 | 深圳市中兴通讯股份有限公司 | Gsm基站单载频发射机 |
US7072415B2 (en) | 1999-10-19 | 2006-07-04 | Rambus Inc. | Method and apparatus for generating multi-level reference voltage in systems using equalization or crosstalk cancellation |
US7142612B2 (en) | 2001-11-16 | 2006-11-28 | Rambus, Inc. | Method and apparatus for multi-level signaling |
US7308058B2 (en) | 2003-10-27 | 2007-12-11 | Rambus Inc. | Transparent multi-mode PAM interface |
JP4254492B2 (ja) | 2003-11-07 | 2009-04-15 | ソニー株式会社 | データ伝送システム、データ送信装置、データ受信装置、データ伝送方法、データ送信方法及びデータ受信方法 |
US20050220232A1 (en) | 2004-03-31 | 2005-10-06 | Nokia Corporation | Circuit arrangement and a method to transfer data on a 3-level pulse amplitude modulation (PAM-3) channel |
KR101079603B1 (ko) * | 2009-08-11 | 2011-11-03 | 주식회사 티엘아이 | 3레벨 전압을 이용하는 차동 데이터 송수신 장치 및 차동 데이터 송수신 방법 |
US9401828B2 (en) | 2010-05-20 | 2016-07-26 | Kandou Labs, S.A. | Methods and systems for low-power and pin-efficient communications with superposition signaling codes |
US9537644B2 (en) * | 2012-02-23 | 2017-01-03 | Lattice Semiconductor Corporation | Transmitting multiple differential signals over a reduced number of physical channels |
-
2014
- 2014-04-11 US US14/250,996 patent/US9519604B2/en active Active
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2015
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61107415A (ja) * | 1984-10-26 | 1986-05-26 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | インタ−フエ−ス装置 |
JPS62135045A (ja) * | 1985-12-05 | 1987-06-18 | エステイ−シ− ピ−エルシ− | デ−タ伝送装置 |
US5144160A (en) * | 1990-10-05 | 1992-09-01 | Acer Incorporated | Fully differential sample and hold adder circuit |
JPH0983581A (ja) * | 1995-09-20 | 1997-03-28 | Toshiba Corp | データ伝送処理装置 |
EP1903733A2 (en) * | 2006-09-20 | 2008-03-26 | Broadcom Corporation | Method and system for an extended range ethernet line code |
US20090239559A1 (en) * | 2008-03-21 | 2009-09-24 | Micron Technology, Inc. | Mixed-mode signaling |
JP5025839B1 (ja) * | 2011-02-23 | 2012-09-12 | パナソニック株式会社 | 信号伝送装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2016181921A1 (ja) * | 2015-05-08 | 2018-02-01 | 三井化学株式会社 | 無黄変軟質ポリウレタンフォーム、衣料材料、ブラジャーのパッド、および、ブラジャーのカップ |
Also Published As
Publication number | Publication date |
---|---|
CN106170779A (zh) | 2016-11-30 |
WO2015157627A1 (en) | 2015-10-15 |
BR112016023654A2 (pt) | 2017-08-15 |
US9519604B2 (en) | 2016-12-13 |
EP3130120A1 (en) | 2017-02-15 |
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KR20160144434A (ko) | 2016-12-16 |
US20150293870A1 (en) | 2015-10-15 |
KR101841382B1 (ko) | 2018-03-22 |
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