DE102006062672A1

DE102006062672A1 - Trinärcodiertes- Dezimal (TCD)- Verfahren und Schaltungen dafür

Info

Publication number: DE102006062672A1
Application number: DE200610062672
Authority: DE
Inventors: Talip Tevkuer
Original assignee: Individual
Current assignee: Individual
Priority date: 2006-12-29
Filing date: 2006-12-29
Publication date: 2008-07-03

Abstract

Einem trinären Schalt- und Rechensystem, das bekannterweise drei Potentialpegel, z. B. 0 (Masse), +5V, -5V, verwendet, wird ein weiterer Zustand, 0 (hochohmig) hinzugefügt, so dass nunmehr vier unterschiedliche elektrische Potentialpegel (Masse , +5V, -5V und hochohmiger Zustand) gebildet sind, die jeweils durch eine arithmetische und logische Zahl ersetzt werden (0, 1, 2, 3). Zur Erfassung trinärcodierter Dezimalzahlen sind je Stelle drei Leitungen erforderlich. Die größte Ziffer 9 wird durch 100 dargestellt. Damit werden die Stellen 0 und 1 mit nur zwei Leitungen direkt in das TCD-Rechenverfahren einbezogen, während die (dritte) Leitung für die höchste Ziffer als Korrektur- und Steuerleitung dient.

Description

Die Erfindung betrifft ein Verfahren und Schaltungen für eine trinärcodierte dezimale Recheneinheit (TCD) zur Verwendung in Datenverarbeitungsanlagen und Rechnern auf der Basis trinärer und quartärer Logik.
[Stand der Technik]
In der EP 0 179 310 A2 ist eine trinäre Schnittstelle für eine binäre Logik vorgestellt.
Durch Verwendung eines trinären Logikübertragungskanals werden Daten von einer ersten binären Koinzidenzschaltung zu einer zweiten binären Koinzidenzschaltung übertragen. Binäre Logiksignale werden durch einen ersten Satz binärer Steuersignale einer trinären Übertragungslogik, bestehend aus einem trinären Sender und einem trinären Empfänger, zugeführt. Trinäre Treiber treiben den Übertragungskanal in drei getrennten Spannungshöhen, die von den zwei Niveaus in den binären Systemen abgeleitet sind.
Aus der US 2004/0075466 A1 ist ein trinäres Verfahren für einen digitalen Computer oder andere digitale Verarbeitungseinrichtungen bekannt, bei dem die elektronische Vorrichtung oder das Computersystem ein Verfahren verwendet, das drei Zustände nutzt, die als logisch 1, 0 und –1 darstellbar sind.
Diesen Lösungen sind in bezug auf eine hohe Datendichte, einer schnellen Datenverarbeitung und der notwendigen Anzahl der Anschlüsse Grenzen gesetzt.
Die US 2002/0158663 A1 beschreibt trinäre Schaltungen mit unterschiedlichen positiven Pegeln.
Diese Schaltungen haben den Nachteil, das bei Pegelschwankungen Informationsfehler auftreten.
Insgesamt sind mit den bekannten trinären Verfahren und Schaltungen keine kompletten trinären oder auch quartären Systeme darstellbar.
Schließlich ist aus der Patentanmeldung DE 10 2005 034 345.7 ein Verfahren und Schaltungen zur Datenverarbeitung auf der Basis trinärer und quartärer Logiken bekannt, mit denen trinäre Datenverarbeitungssysteme realisiert werden können.
Dem hier dargestellten trinären Schalt- und Rechensystem, dass bekannterweise drei Potentialpegel, z. B. 0 (Masse), +5V, –5V verwendet, wird ein weiterer Zustand, 3 (hochohmig) hinzugefügt, so dass nunmehr vier unterschiedliche elektrische Potentialpegel (Masse, +5V, –5V und hochohmiger Zustand) gebildet sind, die jeweils durch eine arithmetische und logische Zahl ersetzt werden (0, 1, 2, 3).
Außerdem sind durch einen Einsatz von P-, N-, NP- und PN-Binärlogikgatter sowie deren Verschaltung verschiedene trinäre und quartäre Logiken darstellbar.
Zur Verbesserung und Komplettierung eines solchen elektronischen Schalt- und Rechensystems sind für den Aufbau eines Computers weitere Schaltungen notwendig.
[Aufgabe der Erfindung]
Aufgabe der Erfindung ist es, ein trinärcodiertes Dezimalverfahren (TCD) zu schaffen, mit den Schaltungen für Rechen- und Datenverarbeitungsanlagen auf der Basis trinärer und quartärer Logik möglich sind.
Die Aufgabe wird hinsichtlich des Verfahrens mit den Merkmalen des 1. Patentanspruchs und hinsichtlich der Schaltungen mit den Merkmalen des 5. Patentanspruchs gelöst. Vorteilhafte Weiterentwicklungen und Ausgestaltungen sind Gegenstand der Unteransprüche.
Der erfinderische Gedanke besteht darin, dass statt der normalerweise notwendigen drei Leitungen, um die drei trinären Ziffern, aus denen eine TCD-Ziffer kodiert wird, darzustellen (000 = 0 dez., ..., 022 = 8 dez., 100 = 9 dez.), das neue Verfahren nur zwei Leitungen benötigt, die für die eigentliche Berechnung erforderlich sind, während die letzte Dezimalziffer, die 9, nur durch Steuersignale repräsentiert wird.
Zur Erfassung der trinärcodierten Dezimalzahlen sind je Stelle drei Leitungen erforderlich. Die größte Ziffer 9 wird durch 100 dargestellt. Damit werden die Stellen 0 und 1 mit nur zwei Leitungen direkt in das TCD-Rechenverfahren einbezogen, während die (dritte) Leitung für die höchste Ziffer als Korrektur- und Steuerleitung dient.
Die einzelnen Modul- Baugruppen werden jedoch nur durch zwei Leitungen miteinander verbunden und über den Zustand 3 für die Zahl 9 trinär angesteuert. Dabei kodiert das Sendemodul die Zahl 9 mit dem Zustand 3 auf zwei Leitungen, die das Empfangsmodul auf drei Leitungen dekodiert.
Die trinär an den Eingängen A und B der dargestellten Module anliegenden Werte werden vorzugsweise nur dort mittels OR-OR-Dualgatter binärkodiert, in den Verarbeitungswerken trinärkompatibel arithmetisch binärverknüpft und erst am Ausgang durch ein END-Gatter wieder in einen trinären Wert verwandelt.
Zur Verdeutlichung des Umstandes, dass trinäre Signale von den Komponenten verarbeitet werden, wird auch jede Komponente eingangs- wie auch ausgangsseitig wie oben erwähnt dargestellt, was im Systemzusammenhang natürlich nicht erforderlich wäre.
Die Vorteile dieser Lösung sind, neben den bereits in der Patentanmeldung DE 10 2005 034 345.7 dargestellten Vorteile eines trinären Systems, dass der Hardwareaufwand sowohl für die Berechnung als auch für die Korrektur außerordentlich reduziert wird.
[Beispiele]
An Hand von Zeichnungen werden ein Trinärcodiertes-Dezimal(TCD)-Verfahren und der Aufbau von Schaltungen dazu näher erläutert.
Es zeigen:
1 das Grundprinzip des Verfahrens,
2 eine Übersichtsschaltung des TCD-Verfahrens (Komp. 200),
3 einen seriellen Volladdierer (Komp. 201),
4 einen seriellen Vollsubtrahierer (Komp. 202),
5 einen seriellen Dividierer (Komp. 203),
6 einen Kompararator (Komp. 204),
7 ein Speicher-/Schieberegister (Komp. 205),
8 ein serielles Voll-Multiplizierwerk (Hauptschaltbild) (Komp. 206),
9 einen trinären Spezialmultiplizierer (Komp. 36),
10 einen Vollmultiplizierer (Komp. 207),
11 ein Korrekturnetzwerk (Komp. 208),
12 einen seriellen Multiplizierer (Komp. 209),
13 einen TDC-trinär Wandler (Komp. 210),
14 einen Trinär-TCD Wandler (Komp. 211),
15 einen Vor- und Rückwärtszähler (Komp. 212),
16 einen Komplementierer (Komp. 213),
17 ein Multi-Rechenwerk (Komp. 214),
18 ein Drei-Zustandsflipflop/Speicher-Schieberegister (Komp. 39),
19 einen Zähler und Teiler (Komp. 40).
Die in den Zeichnungen verwendeten Bezugszeichen stimmen mit den Bezugszeichen überein, die sowohl in den nachfolgenden Figuren, als auch in der zitierten älteren Anmeldung des Erfinders verwendet wurden. Daraus ergeben sich Lücken in der Reihenfolge der Nummerierung (siehe Bezugszeichenliste).
1 verdeutlicht das Grundprinzip des Verfahrens. Die Module werden nur mittels zweier Leitungen, trinäre Signale führend, an einen Bus angeschlossen (1a). In der Eingangsverknüpfung 9 eines Moduls wird innerhalb eines Moduls wieder auf drei Leitungen umgeschaltet. Auf diesen drei Leitungen liegen jeweils binäre Signale an, die zwar trinärkompatibel verstanden, jedoch binär miteinander verknüpft werden. Am Ausgang eines Moduls befindet sich ein END-Gatter 17, durch welches das Ergebnis wieder als trinärer Wert, jedoch in nur zwei Leitungen, dargestellt wird (1b).
Werden die Module miteinander verknüpft, entfällt die eingangs- wie ausgangsseitige Kodierung (1c).
Mit der Schaltung nach 2 soll die Übertragung einer TCD-Ziffer mittels nur zweier, jedoch trinäre Werte tragenden Leitungen realisiert werden.
Die Komponente 200 ist ein allgemeiner sendender integrierter TCD-Baustein, der mit einem anderen, empfangenden integrierten TCD-Baustein 200 so verbunden ist, dass am Sender eine mit drei trinären Zahlen kodierte TCD-Ziffer anliegt. Die binäre Leitung A₂, welche nur bei einer 9 gesetzt ist, steuert direkt das, den Ausgangsgattern des integrierten TCD-Bausteins zugeordnete Carry an, so dass eine 100 an den Ausgängen Q₁, Q₀ auf 3, 3 abgebildet wird. Das heißt, dass im Fall einer 9 die beiden einzigen Ausgänge des sendenden Bausteins offen sind. In diesem Fall erfolgt die Dekodierung der 9 mittels eines binären OR-Gatters 5 und eines (speziellen binären) AND-Gatters 7, welches erlaubt, das die beiden trinären High-Werte (repräsentiert durch die Zahl 1 und Zahl 2) zugleich anliegen können (es setzt ein Spannungspotential von 10 V voraus). Insbesondere dieses wurde bisher durch Einsatz eines Dual-Gatters am Eingang trinärer Einheiten immer vermieden. Hier soll aber zwischen 0 und 3 unterschieden werden können. Die Eingänge beider Komponenten 5 und 7 liegen an je einer Leitung, wobei der Ausgang des OR-Gatters 5 einen dritten Eingang des speziellen AND-Gatters 7 negiert ansteuert.
Am Ausgang des AND-Gatters 7 kommt nur dann eine 1 heraus, wenn die beiden Leitungen zugleich den Zustand 3 haben.
Jede Trinärziffer kommt über zwei Leitungen A₀, A₁ am Eingang eines Arbeitsmoduls D an, wobei der TCD-Wert auf A₀ und A₁ durch jeweils zwei OR-OR-Dualgatter 9 zerlegt wird. Mittels eines binären OR-1-Gatters 5 und eines speziellen AND-Gatters 7, dessen Eingänge beide mit A₀ und A₁ verbunden sind, wobei der Ausgang des OR-1-Gatters 5 invertiert zum dritten Eingang des speziellen AND-Gatters 7 führt, wird eine für die TCD-Darstellung benötigte dritte Leitung A₂ substituiert bzw. gebildet, indem die Zahl 9 aus der Kombination A₀ = 3 und A₁ = 3 zurückgebildet (decodiert) wird.
Jede am Eingang des Arbeitsmoduls D in nunmehr drei Leitungen ankommende TCD-Ziffer wird entsprechend ihres Wertes vom Arbeitsmodul D binär verarbeitet und das Ergebnis über die beiden End-Gatter 17 zu einem Code auf zwei Leitungen zusammengefasst bzw. reduziert (codiert).
Trifft der Sonderfall ein, dass sich an einem Ausgang eine 9 ergibt, dann wird Q₂ = 1 sein und damit die beiden End-Gatter 17 über deren Carry-Eingänge stummschalten, so dass die Ausgänge Q₀ und Q₁ dann den Zustand 3 einnehmen und die Reduktion auf zwei Leitungen erhalten bleibt.
Nur der gesendete Zustand 3 wird vom speziellen AND Gatter 7 so verarbeitet, dass er zugleich auf beiden Leitungen empfangen, aber nicht den Gatter-Eingang 7 schließt, wie es der Zustand 0 oder 2 tun würde, denn Zustand 3 ist am AND-Gatter empfangsneutral, weil offen. Ein empfangener 3, 3-Zustand auf dem OR-1-Gatter 5 erzeugt zwar auch wie ein empfangener 0, 0-Zustand eine 0, die invertiert und als echte 1 vom AND-Gatter 7 gelesen, aber als einziges Signal weitergeleitet wird. Wird ein 1, 1-Zustand empfangen, so filtert das OR-1-Gatter 5 diesen heraus und leitet eine 0 weiter und sperrt damit das AND-Gatter 7.
Ein serieller TCD-Volladdierer 201 ist in 3 dargestellt. Die Summe der unteren beiden trinären Stellen A₀ + B₀ und A₁+ B₁ wird mit trinären Volladdierern 37 unter Berücksichtigung des Übertrags Ü_(n-1) der vorigen TCD-Ziffer stellengerecht gebildet. Für die höchste Ziffer wird die Summe A₂ + B₂ durch den binären Volladdierer 30 unter Berücksichtigung des Übertrags der jeweils vorigen trinären Stelle berechnet, wobei der Übertrag der Stellen 0 und 1 den Übertrags-Eingang des binären Volladdierers 30 steuert.
Mittels der Ausgänge Übertrag Ü und Q des binären Volladdierers 30 wird ein Korrektur- und Steuersignal unter Berücksichtigung des Ergebnisses des Nullstandswertdecoders 47, der prüft, ob die beiden unteren Stellen den Wert 0 erreicht haben, gebildet, was schließlich zur Bildung des Ausgangs Q₂ (im Fall der Zahl 9) und des Ausgabeübertrags Ü_(n+1) führt.
Mit Hilfe zweier Halbsubtrahierer 35 wird eine eventuelle TCD-Vernetzung durch die Addition sofort korrigiert, indem Ü_(n+1) von den beiden unteren trinären Stellen des Ergebnisses der Addition subtrahiert wird.
Wird zwischen Übertragsausgang Ü und Übertragseingang Ü_(n+1) ein Binärflipflop 33 angeordnet, kann dieser TCD-Volladdierer 201 auch als serieller TCD-Volladdierer verwendet werden.
4 zeigt einen seriellen TCD-Vollsubtrahierer 202. Wird ein binäres Übertragsflipflop 33 (nicht dargestellt) zwischen dem Borrow-Ausgang E und dem Borrow-Eingang E_(n+1) dieser Komponente geschaltet, dann ermöglicht dies ein serielles Subtrahieren und damit die taktweise Bearbeitung von Stelle zu Stelle durch nur einen Baustein.
Die Differenz der unteren beiden trinären Stellen A₀ – B₀ und A₁ – B₁ wird mit den trinären Vollsubtrahierern 38 unter Berücksichtigung des Borrows E_(n-1) der vorigen TCD-Ziffer stellengerecht gebildet. Für die höchste Ziffer wird die Differenz A₂ – B₂ durch den binären Vollsubtrahierer 31 unter Berücksichtigung des Borrows der jeweils vorigen trinären Stelle berechnet (die Entleihung E (Borrow) der Stellen 0 und 1 steuert den Borrow-Eingang des binären Vollsubtrahierers 31).
Mittels der Ausgänge E (Borrow) und Q des binären Vollsubtrahierers 31 wird ein Korrektur- und Steuersignal erzeugt, das schließlich zur Bildung des Ausgangs Q₂ (im Fall der Zahl 9) und des Ausgabeborrows E_(n+1) führt.
In Abwandlung kann mit dieser Schaltung mittels zweier trinärer Halbaddierer 34 eine eventuelle TCD-Verletzung durch die Subtraktion sofort korrigiert werden, indem E_(n+1) zu den beiden unteren trinären Stellen des Ergebnisses der Subtraktion hinzuaddiert wird.
(Zum Vergleich: Beim BCD-Verfahren bedarf es vier Vollsubtrahierer nur zur Berechnung und vier weiterer zur Korrektur)
In einem seriellen TCD-Divisionsrechner 203 nach 5 vergleicht ein TCD-Komparator 204 die Werte, die ihm von zwei Schieberegistern 205 zugeführt werden (die ganzen Registerinhalte). Ein Schieberegister 205 ist bidirektional (D3), dessen unterste Stelle zugleich an den Eingang A° eines seriellen TCD-Vollsubtrahierers 202 gelangt. Dessen 202 Ausgang Q° wird auf die höchste Stelle von D3 des Schieberegisters 205 zurückgeführt.
Das andere Schieberegister 205 (D1) ist als rechtsläufiges Ringschieberegister ausgeführt, dessen unterste Stelle zugleich an den Eingang B° des seriellen TCD-Vollsubtrahierers 202 gelangt, wie auch auf die höchste Stelle zurückgeführt wird.
Das Ergebnis des TCD-Komparators 204 wird über den Prioritätsbildner 53 in eine Steuereinheit 42 geführt, welche die eigentliche Komparation mittels mehrerer Schieberegister steuert.
So steuert Steuereinheit 42 die Arbeit eines Links-Schieberegisters 205 (D2), dessen Ausgang an der höchstwertigsten Stelle auf den Eingang (niederwertigste Stelle) von D1 geführt wird.
Sie steuert auch die Arbeit des rechtsläufigen Ring-Schieberegisters 205 (D1).
Außerdem steuert sie eine Zählereinheit 212, dessen Ausgang den niederwertigsten Eingang von D2 speist.
Prinzipielles Arbeitsbeispiel:
Der Zähler (Dividend) wird in das Schieberegister 205 (D2) geladen. Der Teiler (Divisor) liegt in dem Schieberegister 205 (D1) an. Es wird jeweils die höchstwertigste Stelle vom Schieberegister 205 (D2) solange auf die niederwertigste Stelle von Schieberegister 205 (D3) und die beiden Register D2 und D3 geschoben, solange der Komparator aussagt, dass D1 ≤ D3 ist.
Dann wird D3 – D1 berechnet. Diese Subtraktion setzt die Zählereinheit 212 auf 1. Das Ergebnis findet sich in D3 wieder. Jetzt wird solange weiter subtrahiert, der Zähler inkrementiert und das Ergebnis wird wieder in D3 eingespeist, bis der Komparator, der den Subtraktionsprozess bewertet, feststellt, dass D1 > D3 ist.
In diesem Fall wird der Wert der Zählereinheit in das Schieberegister D2 übertragen, indem die nächsten Stellen des Zählers (Dividend) von der höchstwertigsten Registerstelle D2 solange wieder auf die niederwertigste Stelle von Register D3 gesetzt und die Zählereinheit 212 zurückgesetzt (auf 0) wird, wie der Komparator aussagt, dass D1 ≤ D3 sei.
Das setzt sich solange fort, bis alle Stellen des Zählers abgearbeitet sind. Wenn dann das Ergebnis (der Rest) in D3 immer noch ungleich Null ist, werden aus D2 Nullen übertragen, um die Subtraktion (Division) fortzusetzen.
Dieses Verfahren führt nicht nur sehr schnell zum Ergebnis, sondern erfordert auch nur einen sehr geringen Steueraufwand.
In dem TCD-Komparator 204 entsprechend 6 werden zwei TCD-Ziffern (Stellen) miteinander verglichen. Benötigt werden für diese Aufgabe drei trinäre Komparatoren, da eine TCD-Ziffer in drei trinären Ziffern dargestellt wird. Der stellenweise Vergleich der beiden niederwertigsten Stellen wird mit parallel geschalteten trinären Komparatoren 48 durchgeführt. Der Vergleich für die höchste Stelle wird einfach binär mittels zweier AND-Gatter 7 an einem Abschlussgatter 17 durchgeführt, da dort lediglich die Werte 0 und 1 vorkommen.
Der obere trinäre Komparator bewertet jeweils prioritär. Erst wenn der obere Komparator mit 0 bewertet ist, kommt durch Rückkopplung der nachfolgende trinäre Komparator mit seiner Bewertung ins Spiel. Jeder Wert ungleich 0 unterdrückt den unteren nachfolgenden trinären Komparator, da der Wortwert vom Wert der höheren Stelle bestimmt wird.
Das trinäre OR-Gatter 18 schaltet übrigens auf Q = 3 = 0, wenn unterschiedliche High-Werte anliegen, ansonsten schaltet es wie bereits bekannt:
1 OR 1 = 1,
2 OR 2 = 2,
0 OR 1 = 1,
0 OR 2 = 2,
0 OR 0 = 0.
Gleiche Werte von zwei benachbarten trinären Komparatoren gelangen daher unverändert nach oben.
Jeder Komparator speist ein ihm zugeordnetes trinäres OR-Gatter 18 usw. und das OR-Gatter 18 der niederwertigeren Stelle, und jeder Ausgang eines OR-Gatters 18 einer Stelle wird auf den Eingang des OR-Gatters 18 der höherwertigen Stelle geführt.
In dem TCD-Speicher 205 nach 7 wird eine TCD-Ziffer gespeichert. Dazu werden die unteren beiden Stellen A₀ und A₁ je an einen trinären Speicher 39 (Dreizustandsspeicher) geführt, wohingegen A₂ an einen binären Speicher 33 (Master-Slave-Flipflop) geführt wird. Alle Speicher 33, 39 haben durch parallelen Takt und Reset einen einheitlichen Arbeitsablauf.
In 8 ist das Schema eines seriellen TCD-Multiplikationsrechners 206 dargestellt. Die beiden Faktoren A und B sind in den TCD-Schieberegistern 205 (D1) (Multiplikant) und 205 (D2) (Multiplikatorschieberegister) gespeichert und werden durch stellenweise Addition von n Teilprodukten zu einem Produkt. Der Multiplikand D1 (n Rechenschritte), der als Ring-Schieberegister 205 (also mit Rückkopplung seines Ausgangs) ausgeführt ist, damit sein Inhalt während der Multiplikation nicht verloren geht, wird mit jeder einzelnen Stelle des Multiplikators D2 im seriellen Vollmultiplizierwerk 209 zu mehreren Teilprodukten Q° multipliziert.
Jedes solches Teilprodukt Q° wird durch das einstellige serielle Volladdierwerk 201 mit dem um eine Stelle verschobenen vorherigen Teilprodukt des Zwischenspeichers D3 Stelle um Stelle zum Endergebnis aufaddiert.
Da bei der Verschiebung der Zwischenergebnisse die jeweils letzte Stelle des Ergebnisses unverändert aufgehoben werden muss, erfolgt dessen Speicherung in den, durch den seriellen Rechenablauf nach je n Rechenschritten und einem darauf folgenden Verschiebungsschritt von D2, freiwerdenden Stellen des auch als Ergebnisregisters funktionierenden Multiplikatorschieberegisters D2. Der Inhalt von D1 bleibt ganz erhalten, weil bei jedem Rechenschritt die erste Ziffer wieder von hinten in das Schieberegister eingeschoben wird.
Nach jedem Durchlauf wird der Multiplikator D2 und das Teilprodukt des Ergebnisspeichers um eine Stelle nach rechts verschoben. Dabei wird die jeweils letzte Ziffer des Ergebnisspeichers in die freiwerdende Stelle des Registers D2 geschoben, woraufhin der nächste Durchlauf mit Produktbildung und Zwischenaddition erfolgt.
Das Ergebnis ist ein doppelstelliges Produkt, verglichen mit der Länge n der Faktoren, dessen höherwertiges Wort schließlich in D3, und dessen niederwertiges Wort in D2 gespeichert wird.
Die drei Schieberegister D1, D2 und D3 werden zeitgerecht angesteuert, um die verschiedenen Teilsummen zu bilden und aufzuaddieren.
Die entsprechenden Überträge sind berücksichtigt und bereits zu den Komponenten 201/202 (TCD serieller Addierer/Subtrahierer) und 209 (TCD serielles Multiplizierwerk) erläutert worden.
In einem in 9 dargestellten trinären Spezialmultiplizierer 36' für das TCD-Verfahren führt der Ausgang Q eines trinären Halb-Multiplikators 36'' zum Eingang A eines Halbaddierers 34, dessen Eingang B vom Übertrag der vorigen Stelle Ü_(n-1) gespeist wird. Ist n = 0 liegt stattdessen Masse an B an. Der Übertrag des Halb-Multiplikators 36'' führt in den 1 + 1 Teiladdierer 44, in den auch der Übertragsausgang des Halb-Addierers 34 führt. Dieser 1 + 1 Teiladdierer 44 bildet den Übertrag für die nächste Stelle (n+1). Hier kommt im übrigen kein OR-Gatter in Frage, weil der Übertrag hier größer als 1 werden kann.
In 10 wird ein TCD-Vollmultiplizierer 207 mit Korrekturwerk 208 (dargestellt in 11) vorgestellt. In dem TCD-Vollmultiplizierer 207 werden die beiden unteren trinären Stellen 0 und 1 über vier Vollmultiplikatoren 36' unter Berücksichtigung von Ü_n0-1 und Ü_n1-1 stellengerecht multipliziert. Hierbei wird, wie bereits beschrieben, die höchste Stelle 2 nicht berücksichtigt.
Mittels zweier Halbaddierer 34 und einem Volladdierer 37 werden dann die Teilsummen stellengerecht addiert.
An den Ausgängen X₀, X₁, X₂ und X₃ liegt somit ein rein trinäres vierstelliges Ergebnis, das nicht TCD-konform ist.
Das TCD-Korrekturwerk 208 für den Vollmultiplizierer 207 ist in 11 dargestellt.
Die höchsten trinären TCD-Stellen steuern einen binären Halbaddierer 34. Dessen Ausgang Q steuert direkt die Carry-Eingänge von zwei den beiden unteren Stellen zugeordneten trinären OR-Gattern 18. Diese werden damit nur geöffnet, wenn mindestens einer der Faktoren den Wert 9, trinär TCD 100, hat, und dann wird nur der jeweils andere Faktor durch diese OR-Gatter 18 weitergeleitet. Und in diesem Fall (Wert eines Faktors = 9) sind X₂ und X₃ immer 0, so dass eine Vermischung der Werte durch die trinären OR-Gatter 18 nicht stattfindet.
Wenn beide Faktoren 9 sind, also A₂ = B₂ = 1, dann wird mit Ü = 1 ein Korrektursignal gebildet, das sowohl den Endübertrag als auch das Endergebnis modifiziert.
Die Korrektur findet dabei so statt, dass die beiden oberen Stellen X₃, X₂ von den unteren Stellen X₁, X₀ mittels Halbsubtrahierer 35 und Vollsubtrahierer 38 abgezogen werden. Das dadurch entstehende Borrow von 38 als auch der Übertrag von 30 werden über (zwei) binäre OR-Gatter 5 zum Endergebnis mittels zweier trinärer Halbaddierer 34 hinzuaddiert. Zum einen entsteht dabei an deren Ausgängen das TCD-korrigerte Produkt Q₀, Q₁ und Q₂.
Zum anderen werden das OR-verknüpfte Borrow von 38 und der Übertrag von 30 zur Bildung des Übertrags (eine Zahl zwischen 0 und 8, nie 9) aus X₂ und X₃ zur Berücksichtigung der Multiplikation der nächsten TCD-Ziffer (n + 1) verwendet (es entstehen Ü_n0 und Ü_n1, nie Ü_n2). Dabei wird das entstehende Borrow oder der Übertrag von X₂ und X₃ mit Hilfe zweier Halbsubtrahierer 35 abgezogen, jedoch ohne Berücksichtigung des von der höchstwertigen Stelle möglicherweise auftretenden Borrows bei dem oberen Halbsubtrahierer 35.
Ein serielles Voll-Multiplizierwerk 209 ist als Übersichtsschaltung in 12 dargestellt. Zwischen den stellenbezogenen Übertragsausgängen eines TCD-Korrekturwerkes 208 und den Übertragseingängen eines TCD-Vollmultiplikators 207 werden zwei trinäre Übertragsflipflops 39 angeordnet, mit deren Hilfe die eben beschriebene Multiplikation seriell erfolgen kann.
13 beschreibt einen TCD/Trinär-Wandler 210 in Blockdarstellung. Es wird die Konversion einer dreistelligen TCD-Zahl in einen entsprechenden trinären Wert dargestellt. (Um die Sache einsichtig zu machen, wurde eine Wortbreite von 3 Stellen gewählt, so dass für eine TCD-Stelle zumindest ein linker und ein rechter Nachbar vorhanden ist. Das beschriebene Verfahren funktioniert jedoch schon ab einer Wortbreite von 2 Stellen).
Jede TCD-Ziffer wird stellenweise auf ein TCD-Ring-Schieberegister 205 geführt, dessen Breite um eine Stelle größer ist, so dass über der obersten Stelle immer noch eine freie Schieberegisterstelle zur Verfügung steht. Deswegen ist in 13 zu der dreistelligen TCD-Zahl ein vierstelliges Schieberegister gewählt worden.
Die Steuersignale des Schieberegisters:

T1 bewirkt das Schieben um eine Stelle je Takt von D1 nach D2 etc. bis D4 nach D1 zurück.
S1 bewirkt das Laden der TCD-Ziffern.
S2 bewirkt das Setzen der jeweils zweiten Eingänge der letzten beiden Schieberegister (hier D3 und D4) durch die zwischenzeitlich erzielten Ergebnisse.

Es werden je TCD-Ziffer, jeweils bestehend aus einer dreistelligen Trinärzahl, gemäß dem Grundsatz der Berücksichtigung nur der unteren Stellen nur die beiden niederwertigsten Stellen zum Ergebnis Q_i herausgegeben, also je TCD-Stelle Q₀ und Q₁.
Der Ausgang der höchstwertigsten TCD-Ziffer (hier D3) führt auf einen Eingang eines ersten TCD-Volladdierers 201 (ohne TCD-Korrektur). Der andere Eingang wird von dem bisher freigelassenen (höchstwertigen) Schieberegister (hier D4) gespeist. Der Übertragseingang bleibt jedoch offen bzw. auf Masse.
Über ein OR-Gatter 5 werden Übertrag Ü und/oder Q₂ auf den Übertragseingang eines zweiten TCD-Volladdierers 201 (ohne TCD-Korrektur) geführt. Ein Eingang bleibt offen bzw. auf Masse, der andere Eingang wird auch von dem bisher freigelassenen (höchstwertigen) Schieberegister (hier D4) gespeist, das überdies auf das niederwertigste Schieberegister (hier D1) zurückführt (Schieberichtung von D1 nach D2 etc.).
Die beiden TCD-Volladdierer 201 unterscheiden sich von den bisher verwendeten TCD-Volladdierern insoweit, als dass sie ohne Korrekturwerk ausgerüstet sind.
Q₀ und Q₁ werden auf das Schieberegister der höchstwertigen TCD-Ziffer (hier D3) zurückgeführt.
Der komplette Ausgang Q° des zweiten TCD-Volladdierers 201 wird auf den zweiten Eingang des bisher freigelassenen (höchstwertigen) Schieberegisters (hier D4) geführt.
Darstellung des Rechenverfahrens anhand einer zweistelligen TCD-Zahl:
Gegeben sei die TCD-Zahl 98 (in dezimaler Darstellung). Es bestünden dann nur die Register D1, D2 und D3 (freigelassen). In diesem dreistelligen Register ist die Ausgangsbesetzung in trinärer TCD-Darstellung: 000.100.022.
Es werden jeweils die obersten beiden Register (dies entspräche in der Figur D3 und D4) D2 und D3 addiert und in D2 gespeichert. Ein eventueller Übertrag gelangt nach D4: 000 + 100.
Daraus ergibt sich folgender Ergebnissatz: 001.000.022.
Hier tritt mit 9 (100) in der Summe ein Übertrag auf, wodurch die 1 aus der Darstellung der 9 in das höchste Register (hier D3) geschoben wird. Die Summe steht ansonsten in D2.
Dann wird das Ergebnis eine Stelle nach links geschoben: 000.022.001.
Wieder werden die obersten beiden Register addiert: 000+022.
Es ergibt sich (in D2), ansonsten unverändert, folgendes: 000.022.001.
Im allgemeinen Fall wird das Ergebnis nach links verschoben, wieder addiert, bis die ursprünglich erste (niederwertigste) Stelle (wo jetzt noch 022 steht) auf das höchstwertigste TCD-Stellenregister (hier D2) gekommen und addiert ist. Genau dieser Fall ist im Beispiel eingetreten. Es wurde damit die letzte Ziffer des Ergebnisses berechnet: 022. Die führende Stelle (hier 0) wird später nicht berücksichtigt.
Dann wird mit dem erzielten Ergebnissatz die Ausgangsstellung eingenommen, also das Register zweimal nach links verschoben: 001.000.022.
Nun wird dieses Verfahren, Addition der beiden obersten Register, Verschiebung des Ergebnisses nach links und weitere Addition, bis die zweite Stelle (wo jetzt noch 000 steht) auf das höchstwertigste TCD-Stellenregister (D3) gekommen und mit dem höchstwertigsten Register (D3) addiert ist, wiederholt: Wieder werden also die obersten beiden Register addiert: 001+000.
Es ergibt sich folgendes: 001.001.022.
Das wird im allgemeinen Fall für alle Stellen der TCD-Zahl immer aus der Ausgangsstellung solange wiederholt, bis schließlich der Inhalt des höchstwertigsten Registers (D_n) auch zur höchstwertigsten TCD-Stelle (D_n-1) zu addiert wird.
In unserem Beispiel, einer zweistelligen TCD-Zahl ist dieser Fall bereits eingetreten: mit der letzten Summe wurde der Inhalt des höchstwertigsten Registers (D3) zur höchstwertigsten TCD-Stelle (D2) hinzuaddiert.
Der Ergebnissatz ist dann automatisch in der Ausgangsstellung. Von allen ursprünglichen TCD-Stellen werden dann immer nur die beiden niederwertigsten Stellen als trinäre Zahl zusammengeschrieben und stellen das Endergebnis dar.
Aus unserem Beispiel folgt aus 001.001.022 das trinäre Endergebnis: 01.01.22, also 10122.
Bei dem in 14 vorgestellten Trinar/TCD-Wandler 211 wird die Konversion einer 8-stelligen trinären Zahl in eine entsprechende vierstellige TCD-Zahl (je drei Trinärziffern) vorgenommen.
Eine trinäre Eingangszahl wird in Pakete von je zwei Stellen zerlegt. Jedes Paket wird stellengerecht in einem trinären Speicher eines TCD-Ring-Schieberegisters 205 gespeichert, wobei gemäß dem Grundsatz der Berücksichtigung nur der unteren Stellen nur die binäre Speicherzelle, welche die höchstwertigste trinäre Stelle aufnähme, nicht mitgeladen wird. Es werden also nur die trinären Speicherzellen geladen.
Eine freie Registerstelle ist hier nicht erforderlich, so dass bei einer 8-stelligen trinären Zahl nur 4 Registerstellen benötigt werden.
Die Steuersignale des Schieberegisters:

T1 bewirkt das Schieben um eine Stelle je Takt von D1 nach D2 etc. bis D4 nach D1 zurück.
S1 bewirkt das Laden der trinären Pakete.
S2 bewirkt das Setzen der jeweils zweiten Eingänge der letzten beiden Schieberegister [hier D3 und D4] durch die zwischenzeitlich erzielten Ergebnisse.

Der Ausgänge der beiden höchstwertigsten Schieberegister [hier D3 und D4] führen zu den Eingängen eines ersten TCD-Vollsubtrahierers 202. Sein Borrow-Eingang bleibt offen bzw. auf Masse.
Der Borrow-Ausgang jedoch führt auf den Borrow-Eingang eines zweiten TCD-Vollsubtrahierers 202. Sein Eingang A° wird auch vom Ausgang des höchstwertigsten Schieberegisters (hier D4) gespeist, das überdies auf das niederwertigste Schieberegister (hier D1) zurückführt (Schieberichtung von D1 nach D2 etc.). Sein Eingang B° bleibt unbenutzt (offen bzw. auf Masse).
Der komplette Ausgang Q° von 202 wird auf das Schieberegister D3 (höchste TCD-Ziffer), und Q° von 202 wird auf das Schieberegister D4 zurückgeführt.
Zum Rechenverfahren:
Das Verfahren zur Konversion Trinär nach TCD unterscheidet sich vom oben dargestellten Verfahren (TCD nach Trinär) nur insofern, als dass die beiden obersten Register immer voneinander subtrahiert werden (D3 = D3 – D4) [anders unter Berücksichtigung des Borrows geschrieben: D4D3 = D4D3 – D4]. Vom Register D4 wird gegebenenfalls das Borrow abgezogen (falls D4 = 0 ist, wird, da ein Korrekturwerk wirkt, dann D4 = 9); aufgrund des kompletten Rückschreibens nach D4 wie auch nach D3 werden alle drei Speicherzellen des trinären Speichers 205 beschrieben (insbesondere neben A⁰ und A¹ auch das binäre A²).
15 zeigt einen TCD-Vor- und Rückwärtszähler 212. Zur Darstellung der trinären Stellen 0 und 1 verwendet dieser Entwurf zwei trinäre Vor- und Rückwärtszähler 40 mit den Ausgängen Q₀ und Q₁. Für die dritte Stelle reicht eine binäre Zählereinheit 33. Ihr Ausgang Q₂ steuert mit dem Carry-Signal (Betriebsart: vorwärts- oder rückwärtszählen) den Übertragswähler 46 und wählt mit ihm den der Betriebsart entsprechenden Übertrag Ü für die nächste Stelle.
Ergibt sich beim Vorwärtszahlen der (verbotene) Zustand 101 an den Ausgängen Q_i, werden alle drei Zählerbausteine 40 auf 0 gesetzt (wobei Rücksetzung faktisch nur beim ersten und dritten Zählerbaustein auftritt).
Ergibt sich beim Rückwärtszählen der (verbotene) Zustand 122 an den Ausgängen Q_i, werden nur die (beiden) trinären Zählerbausteine 40 auf 0 gesetzt.
In dem TCD-9er-Komplementwerk 213, 16, wird eine an den Eingängen Ai anliegende TCD-Ziffer an den Ausgängen Q_i komplementiert, so dass A_i + Q_i = 9 (0 wird zu 9 und 9 zu 0 wird, etc.). Die Komplementierungsfunktion ist in Dezimalwerten und TCD-trinär dargestellt.
In dem in 17 dargestellten TCD-Multi-Rechenwerk 214 kann mit Hilfe mindestens einem Vollmultiplizierer 209, einem seriellen Volladdierer 201, einem Ringschieberegister 205, zweier bidirektionaler Schieberegister 205, einer Zählereinheit 212, einem Neuner-Komplement 213, einem Datenwähler 61 und einem Komparator 204 sowie Prioritätsbildner 53 ein Multi-Rechenwerk aufgebaut werden, das zu allen vier arithmetischen Grundrechenarten fähig ist.
Das Ringschieberegister D1 liegt mit seinen Eingängen am Bus. Die niederwertigste Stelle von D1 ist mit Eingang B des seriellen Vollmultiplizierers 209 verbunden.
Das bidirektionale Schieberegister D2 ist sowohl eingangs- wie auch ausgangsseitig mit dem Bus verbunden. Die niederwertigste Stelle von D2 ist mit Eingang A des seriellen Vollmultiplizierers 209 verbunden. Auf diese Stelle von D2 führt die Zählereinheit 212. Seine höchstwertige Stelle führt auf die niederwertigste Stelle von D3.
Das bidirektionale Schieberegister D3 ist sowohl eingangs- wie auch ausgangsseitig mit dem Bus verbunden. Die niederwertigste Stelle von D3 führt auf Eingang A des seriellen Volladdierers 201. Auf diese Stelle von D3 führt die höchstwertigste Stelle von D2. Auf die höchstwertige Stelle von D3 führt der Ausgang Q des seriellen Volladdierers 201.
Der Ausgang des Datenwählers 61 ist mit dem zweiten Eingang B des seriellen Volladdierers 201 verbunden. Auf den ersten Eingang des Datenwählers 61 führt der Ausgang des seriellen Vollmultiplizierens 209. Auf seinen zweiten Eingang führt die niederwertigste Stelle von D1. Auf seinen dritten Eingang führt der Ausgang des Neunerkomplements 213.
Auf den Eingang des Neunerkomplements 213 führt die niederwertigste Stelle von D1. Auf den Eingang des Zählers 212 führt die Steuereinheit 42.
Die Ausgänge von D3 führen auf die Stellen A_i des Komparators 204. Auf die Stellen B_i des Komparators 204 führen die Ausgänge von D1. Seine Ausgänge Q_i führen auf die Eingänge des Prioritätsbildners 53. Sein Ausgang führt auf den Eingang der Steuereinheit 42.
Des weiteren führen die Ausgänge von D3 auf den Nullstandswertbildner 47. Dessen Ausgang Q führt auf die Steuereinheit 42.
Addition:
Der Inhalt von D3 und D1 (über den Datenwähler 61) wird durch den Volladdiererer 201 addiert und auf D3 ausgegeben.
Subtraktion:
Der Inhalt von D3 (Subtrahend) und D1 (Minuend) wird über das Neunerkomplement 213 und den Datenwähler 61 durch den Volladdiererer 201 addiert und auf D3 ausgegeben.
Ist das Ergebnis negativ, wird über den Bus D3 an D1 gesandt und D3 gelöscht. D1 wird über das Neunerkomplement 213 und den Datenwähler 61 zu D3 (zu Null) hinzuaddiert, wo auch das Ergebnis abgerufen wird.
Multiplikation:
Der Inhalt von D1 und D2 wird mittels seriellen Vollmultiplizierers 211 stellenweise multipliziert. Das Ergebnis wird über den Datenwähler 61 mit D3 über den seriellen Volladdiererer 201 stellenverschoben addiert. Das Ergebnis liegt in D2 (niederwertiger Ergebnisanteil) und D3 (hochwertiger Ergebnisanteil).
Division:
Der Zähler in D2 wird stellenweise mit Hilfe des Komparators 204 nach D3 verschoben. Dabei wird der Teiler in D1 über das Neunerkomplement 213 über den Datenwähler 61 zu D3 hinzuaddiert, wo auch das Endergebnis abgelesen wird.
Bei jeder Teilsubtraktion zählt die Zählereinheit 212 ein Schritt hoch, bis der Inhalt von D3 kleiner ist als der von D1. Dann wird die höchstwertigste Stelle von D2 in die niederwertigste Stelle von D3 verschoben. In die niederwertigste Stelle von D2 wird dabei der Zählerinhalt 212 geschrieben und der Zählerwert auf Null gesetzt.
Nach Ende des Rechenverfahrens liegt das Ergebnis in D2 (näheres siehe 5).
In 18 wird ein Drei-Zustandsflipflop/Speicher-Schieberegister 39 dargestellt.
Das trinär am Eingang A anliegende zu setzende Signal wird vorzugsweise nur dort mittels OR-OR-Dualgatter 9 binärcodiert, dann trinärkompatibel binärverknüpft und erst am Ausgang durch ein Abschlussgatter 17 wieder in einen trinären Wert verwandelt.
Dieses Signal gelangt an die Eingangsverknüpfung 42.
Die Schaltung des binären Dreizustands-Flipflops (Signal, Takt, Reset) ist mit drei NOR-Gattern 5 hergestellt, könnte aber auch mit drei NAND-Gattern 7 realisiert werden.
Die drei Ausgänge der von T und R abhängigen geeigneten Eingangsverknüpfung 42 sind binär.
Gelangt über Signaleingang A eine 1 an die Eingangsverknüpfung 42, so sind 0' AND 2' = 1, aber 1' = 0.
Wird eine 0 angelegt, so ist 1' AND 2' = 1, aber 0' = 0.
Wird eine 2 angelegt, so wird 2' = 0, aber 1' AND 0' = 1.
Der Ausgang Q des Abschlussgatters 17 gibt den trinären Wert der binären Leitung entsprechend wieder. Das obere NOR-Gatter 5 steuert sowohl den Kanal 1 des Abschlussgatters 17, als auch je einen Eingang der anderen beiden NOR-Gatter 5 , während das untere NOR-Gatter 5 Kanal 2 des Abschlussgatters 17 steuert und ebenfalls je einen Eingang der anderen beiden NOR-Gatter 5 . Das mittlere NOR-Gatter 5 steuert nur je einen Eingang der anderen beiden NOR-Gatter 5 .
Es wird also der mit dem Eingangssignal A korrespondierende Kanal auf 0 gesetzt und mit den beiden komplementären Kanälen gesteuert (= auf 1 gesetzt).
Ist kein Takt vorhanden, gehen alle Ausgänge von 42 auf 0 zurück. Dadurch bleibt der vorige Zustand erhalten.
Beim Reset wird die 0 gebildet, als 1' = 1, 0' = 0 und 2' = 1. Wenn ein Takt kommt, bedeutet dies, dass neue Daten am Eingang von 42 anliegen, also ein neues Wort gelesen wird.
Die Schaltung, Zähler und Teiler 40, 19, zeigt zwei zeitlich taktweise versetzt angeordnete Dreizustandsflipflops (39 ist der Hauptspeicher, während 39' als Zwischenspeicher wirkt). Der Zwischenspeicher 39' wird von T = 1 gesteuert, der Hauptspeicher 39 von T = 0. Somit läuft der Zwischenspeicher dem Hauptspeicher voraus, welcher von ihm übernimmt.
Der Ausgang des Hauptspeichers 39 steuert zwei trinäre zyklische Gatter (sogen. Rad-Gatter, 28 und 29).
Der Ausgangswert eines Rad-Gatters geht dabei zyklisch um einen Wert der Folge 0, 1, 2, 0 vor 28 oder zurück 29.
Mittels Carry wird durch zugleich mit der Auswahl des trinären Rad-Gatters die Betriebsart vorwärts oder rückwärts gewählt (Bw, Betriebswahl). Das nichtgewählte Rad-Gatter wird dadurch stummgeschaltet.
Damit wird auch der Übertrag je nach Vor- oder Rückwärtsbetrieb vor bzw. nach der letzten Stelle ausgewählt. Der Übertragswähler 46 meldet am Ausgang Ü eine 1, wenn Q beim Vorwärtszählen die 0 erreicht hat, beim Rückwärtszählen aber die 2 erreicht hat.
Die Ausgänge der Rad-Gatter (linksseitig gelegen) speisen den Setz-Eingang (S) des Flipflop-Zwischenspeichers 39'. Der Ausgang Q des Zwischenspeichers 39' soll den S-Eingang des Hauptspeichers 39 steuern.

Binäre Grundgatter

O: NOT Gatter/Inverter (dargestellt durch einen Kreis)
1: NP-OR Gatter
2: PN-OR Gatter
3: NP-AND Gatter
4: NP-AND Gatter
5: P-OR Gatter
6: P-AND Gatter mit OR-Eingängen
7: P-AND Gatter
8: N-AND Gatter

P-NP-Dualgatter (IN trinär, OUT binär) [Eingang der Trinärmodule]

9: OR-OR Dualgatter
10: AND-AND Dualgatter
11: OR-AND Dualgatter
12: AND-OR Dualgatter

P-PN Dualgatter (IN binär, OUT binär) [Eingang End-Gatter]

13: OR-OR Dualgatter
14: NAND-NAND Dualgatter

Binär gesteuerte Abschlussgatter

15: END Gatter (Eingänge je mit NOT1 und NOT2 ansteuerbar)
16: END Gatter (beide Eingänge mit 1 ansteuerbar)
17: END Gatter (erzeugt auch Masse, also 0 Volt)

Trinärgatter

18: OR1-OR2 Gatter
19: NOR1-NOR2 Gatter
20: AND1-AND2 Gatter
21: NAND1-NAND2 Gatter
22: OR1-AND2 Gatter
23: NOR1-NAND2 Gatter
24: AND1-OR2 Gatter
25: NAND1-NOR2 Gatter
26: NOT1 Gatter
27: NOT2 Gatter
28: Radgatter (zyklisch) vorwärts
29: Radgatter (zyklisch) rückwärts

Binärkomponenten

30: P-Addierer
31: P-Subtrahierer
32: P-XOR
33: P-Speicher (Flipflop, Schieberegister)

Trinäre Komponenten

34: Halbaddierer
35: Halbsubtrahierer
36: Vollmultiplizierer
36': Spezialmultiplizierer
36'': Halbmultiplizierer
37: Volladdierer
38: Vollsubtrahierer
39: (Dreier)-Zustandsflipflop/Speicher-Schieberegister
40: Vor- und Rückwärtszähler (Drei-Schrittweise)
41: Bustreiber
42: Steuerung
43: Operationsverstärker
44: 1 + 1 Teiladdierer
45: 2 + 2 Teiladdierer
46: Übertragswähler
47: Nullstandswertbildner
48: Komparator
49: XOR (gewichtete Antivalenz)
49': XOR (differenzierte Antivalenz)
50: beschränkte (differenzierte Highwert-)Äquivalenz
51: Diskriminator
52: Paritätsbildner zur Bestimmung, ob eine Zahl halbierbar (gerade) ist
53: Prioritätsbildner (Kaskade zur Erkennung der wichtigsten Stelle)
54: Halbierer
55: Halbbyte binär-trinär-Wandler
56: Halbbyte trinär-binär-Wandler
57: Digital-Analogwandler
58: Analog-Digitalwandler
59: Arbeitsregisterblock (A, B, C, D, E, H, L)
60: Flag-Register
61: Datenwähler
62: Softwaregestützter Befehlsdecoder
63: Zweiweg-Schieberegister
64: Generator und Taktteiler

TCD-Komponenten

200: Übersicht TCD-Verfahren (Verfahrensprinzip)
201: serieller TCD-Volladdierer
202: serieller TCD-Vollsubtrahierer
203: serieller TCD-Divisionsrechner
204: TCD-Komparator
205: TCD-Speicher (Grundlage für Schieberegister
206: serieller TCD-Multiplikationsrechner (Schema)
207: serielles Multiplizierwerk
208: Korrekturwerk
209: serieller Multiplizierer
210: TCD-Trinär Wandler
211: Trinär-TCD Wandler
212: Vor- und Rückwärtszähler
213: TCD-9er-Komplementwerk
214: Multi-Rechenwerk
C: Carry
T: Takt
R: Reset
Ü: gesendeter Übertrag (out)
Ü_n: empfangener Übertrag (Input)
E: Borrow (out)
E_n: Borrow (Input)
A₀, A₁, A₂ = A°: TCD-Eingänge
Q₀, Q₁, Q₂ = Q°: TCD-Ausgänge
S: Setzbefehl
D: Arbeitsmodul (dezimal)

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

- EP 0179310 A2 [0002]
- US 2004/0075466 A1 [0004]
- US 2002/0158663 A1 [0006]
- DE 102005034345 [0009, 0020]

Claims

Trinärcodiertes-Dezimal(TCD)-Verfahren auf Basis trinärer und quartärer Logik unter Verwendung von vier unterschiedlichen elektrischen Potentialpegeln (Masse 0, +5V, -5V, hochohmiger Zustand 0), die jeweils eine logische Zahl 0, 1, 2, 3 bilden, dadurch gekennzeichnet, dass die trinäre Signale führenden Module mittels zwei Leitungen an einen Bus angeschlossen werden, wobei durch eine Eingangsverknüpfung (9) innerhalb eines Moduls wieder auf drei Leitungen, auf denen jeweils binäre Signale, die zwar trinärkompatibel verstanden, jedoch binär miteinander verknüpft werden, umgeschaltet wird und am Ausgang eines Moduls über ein END-Gatter (17) das Ergebnis als trinärer Wert vorliegt und jetzt wieder in nur zwei Leitungen dargestellt wird, um die drei trinären Ziffern, aus denen eine TCD-Ziffer kodiert wird, darzustellen.
Trinärcodiertes-Dezimal(TCD)-Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zur Erfassung der trinärcodierten Dezimalzahlen, bei der innerhalb eines Moduls je Stelle drei Leitungen erforderlich sind, wird die größte Ziffer 9 durch 100 dargestellt und somit die Stellen 0 und 1 mit nur zwei Leitungen direkt in das TCD-Rechenverfahren einbezogen, während die dritte Leitung für die höchste Ziffer als Korrektur- und Steuerleitung dient.
Trinärcodiertes-Dezimal(TCD)-Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, dass die Module, die nur durch zwei Leitungen miteinander verbunden werden, über den Zustand 3 für die Zahl 9 trinär angesteuert werden, wobei das Sendemodul die Zahl 9 mit dem Zustand 3 auf zwei Leitungen kodiert, die das Empfangsmodul wieder auf drei Leitungen dekodiert.
Trinärcodiertes-Dezimal(TCD)-Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die trinär an den Eingängen A und B der Module anliegenden Werte mittels OR-OR-Dualgatter (9) binärkodiert, in den Modulen trinärkompatibel arithmetisch binärverknüpft und erst am Ausgang durch ein END-Gatter (17) wieder in einen trinären Wert verwandelt werden.
Schaltung für ein Trinärcodiertes-Dezimal(TCD)-Verfahren auf Basis trinärer und quartärer Logik unter Verwendung von vier unterschiedlichen elektrischen Potentialpegeln (Masse 0, +5V, –5V, hochohmiger Zustand 0), die jeweils eine logische Zahl 0, 1, 2, 3 bilden, dadurch gekennzeichnet, dass die trinären Signale führenden Module über nur zwei Leitungen an einen Bus angeschlossen sind, die zwei Leitungen durch eine Eingangsverknüpfung (9) innerhalb eines Moduls zur Verarbeitung der Signale wieder auf drei Leitungen umgesetzt sind, an denen jeweils binäre Signale anliegen, wobei diese Signale zwar trinärkompatibel verstanden, jedoch binär miteinander verknüpft sind, und am Ausgang eines Moduls liegt über ein END-Gatter (17) das Ergebnis wieder ein trinärer Wert an, der jetzt wieder in nur zwei Leitungen zur weiteren Verarbeitung zur Verfügung steht, um die drei trinären Ziffern, aus denen eine TCD-Ziffer kodierbar ist, darzustellen.
Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass zur Erfassung der trinärcodierten Dezimalzahlen, bei der innerhalb eines Moduls je Stelle drei Leitungen erforderlich sind, die größte Ziffer 9 durch 100 darstellbar ist und somit die Stellen 0 und 1 mit nur zwei Leitungen in das TCD-Rechenverfahren einbezogen sind, während die dritte Leitung für die höchste Ziffer als Korrektur- und Steuerleitung dient.
Schaltung nach Anspruch 5 und 6, dadurch gekennzeichnet, dass die Module, die nur durch zwei Leitungen miteinander verbunden sind, über den Zustand 3 für die Zahl 9 trinär ansteuerbar sind, wobei das Sende modul die Zahl 9 mit dem Zustand 3 auf zwei Leitungen kodiert, die das Empfangsmodul wieder auf drei Leitungen dekodiert.
Schaltung nach Anspruch 5 bis 7, dadurch gekennzeichnet, dass die trinär an den Eingängen A und B der Module anliegenden Werte mittels OR-OR-Dualgatter (9) binärkodiert, in den Modulen trinärkompatibel arithmetisch binärverknüpft und erst am Ausgang durch ein END-Gatter (17) wieder in einen trinären Wert zurückgeführt sind.
Schaltung nach Anspruch 5 bis 8, dadurch gekennzeichnet, dass ein integrierter TCD-Baustein (200) mit jeweils zwei Eingangsleitungen A₁, A₀ und zwei Ausgangsleitungen Q₁, Q₀ aus einem trinären Arbeitsmoduls D besteht, bei dem jede Trinärziffer über die zwei Leitungen A₀, A₁ am Eingang des Arbeitsmoduls D ankommt, wobei der TCD-Wert auf A₀ und A₁ durch jeweils zwei OR-OR-Dualgatter (9) zerlegt ist und eine dritte Leitung A₂ an das Arbeitsmodul D führt, die mittels einem binären OR1-Gatter (5) und einem speziellen AND-Gatter (7') gebildet ist, dessen Eingänge beide mit A₀ und A₁ verbunden sind, wobei der Ausgang des OR1-Gatters (5) invertiert zum dritten Eingang des speziellen AND-Gatters (7') führt und so die für die TCD-Darstellung benötigte dritte Leitung A2 substituiert ist, indem die Zahl 9 aus der Kombination A₀ = 3 und A₁ = 3 dekodiert ist.
Schaltung nach Anspruch 5 bis 9, dadurch gekennzeichnet, dass ein serieller TCD-Volladdierer (201) aufgebaut ist, indem die Summe der trinären Stellen A₀ + B₀ und A₁ + B₁ mit einem trinären Volladdierer (37) unter Berücksichtigung eines Übertrags Ü_(n-1) der vorigen TCD-Ziffer stellengerecht darstellbar ist, für die höchste Ziffer die Summe A₂ + B₂ durch einen binären Volladdierer (30) unter Berücksichtigung des Übertrags der jeweils vorhergehenden trinären Stelle berechnet, mittels der Ausgänge Ü und Q des binären Volladdierers (30) ein Korrektur- und Steuersignal unter Berücksichtigung eines Nullstandswertdecoders (47), zur Bildung des Ausgang Q₂ (im Fall der Zahl 9) und des Ausgabeübertrags Ü_(n+1) gebildet und mit Hilfe zweier Halbsubtrahierer (35) eine eventuelle TCD-Verletzung durch die Addition sofort korrigierbar ist, indem der Übertrag Ü_(n+1) von den beiden unteren trinären Stellen des Ergebnisses der Addition subtrahierbar und zwischen Übertragsausgang Ü und Übertragseingang Ü_(n+1) ist ein Binärflipflop (33) angeordnet ist.
Schaltung nach Anspruch 5 bis 9, dadurch gekennzeichnet, dass ein serieller TCD-Vollsubtrahierer (202) aus zwei trinären Vollsubtrahierern (38) und einem binären Vollsubtrahierer (31) mit nachgeschalteten Verarbeitungsgliedern (5, 7) am Eingang und zwei trinären Halbaddierern (35) am Ausgang besteht, wobei die Differenz der unteren beiden trinären Stellen A₀ – B₀ und A₁ – B₁ mit den trinären Vollsubtrahierern (38) unter Berücksichtigung eines Borrows E_(n-1) der vorigen TCD-Ziffer stellengerecht gebildet ist, für die höchste Ziffer die Differenz A₂ – B₂ durch den binären Vollsubtrahierer (31) unter Berücksichtigung des Borrows der jeweils vorigen trinären Stelle berechenbar ist.
Schaltung nach Anspruch 11, dadurch gekennzeichnet, dass ein Übertragsflipflop (33) zwischen dem Borrow-Ausgang E und dem Borrow-Eingang E_(n+1) geschaltet ist.
Schaltung nach Anspruch 5 bis 9, dadurch gekennzeichnet, dass ein serieller TCD-Dividierer (203) aus einem seriellen TCD-Vollsubtrahierer (202), TCD-Komparator (204), zwei TCD-Schieberegister (205) und einem TCD-Vor-und Rückwärtszähler (212) besteht.
Schaltung nach Anspruch 5 bis 9 und 13, dadurch gekennzeichnet, dass der TCD-Komparator (204) aus zwei parallel geschalteten trinären Komparatoren (48) besteht, wobei der Vergleich für die höchste Stelle binär mittels zweier AND-Gatter (7) an einem Abschlussgatter (17) er folgt und die Ausgänge der trinären Komparatoren (48) und des Abschlussgatters (17) drei miteinander verknüpfte OR-Gatter zur Bildung eines Ausgangssignals Q speist.
Schaltung nach Anspruch 5 bis 9 und 13, dadurch gekennzeichnet, dass ein TCD-Schieberegister (205) aus zwei Zähler und/oder Teiler Flip Flop (39) und einem Master-Slave-Flipflop (33) besteht.
Schaltung nach Anspruch 5 bis 9 und 13, dadurch gekennzeichnet, dass das TCD-Vor- und Rückwärtszähler Schieberegister (212) aus zwei trinären Vor- und Rückwärtszählern (40) mit den Ausgängen Q₀ und Q₁ zur Darstellung der trinären Zahlen 0 und 1 besteht, wobei für die dritte Stelle eine binäre Zählereinheit (33) angeordnet ist, deren Ausgang Q₂ mit dem Carry-Signal einen Übertragungswähler (46) steuert, mit ihm dem ein der Betriebsart (Vor- oder Rückwärtszählen) entsprechender Übertrag Ü für die nächste Stelle bestimmt ist.
Schaltung nach Anspruch 5 bis 16, dadurch gekennzeichnet, dass ein Serieller TCD-Multiplikationsrechner (206) aufgebaut ist, bei dem die beiden Faktoren A und B in den TCD-Schieberegistern D1 (205) (Multiplikant) und D2 (205) (Multiplikatorschieberegister) gespeichert sind und dann durch stellenweise Addition von n Teilprodukten ein Produkt bilden, wobei der Multiplikand D1 (205) (n Rechenschritte), der als Ring-Schieberegister ausgeführt ist, mit jeder einzelnen Stelle des Multiplikators D2 im seriellen Vollmultiplizierwerk (209) zu mehreren Teilprodukten Q° multipliziert ist und jedes der Teilprodukte durch ein einstelliges serielles Volladdierwerk (201) mit dem um eine Stelle verschobenen vorherigen Teilproduktes Q° im Zwischenspeicher D3 (205) Stelle um Stelle zum Endergebnis aufaddiert ist.
Schaltung nach Anspruch 5 bis 9 und 17, dadurch gekennzeichnet, dass ein trinärer Spezialmultiplizierer für das TCD-Verfahren (36') aus einem trinären Halb-Multiplikators (36'') besteht, dessen Ausgang Q zum Eingang A eines Halbaddierers (34) führt, sein Eingang B vom Übertrag der vorigen Stelle Ü_(n-1) gespeist ist, wobei als Stelle 0 (n = 0) stattdessen Masse an B anliegt, und der Übertrag des Halb-Multiplikators (36'') in einen 1 + 1 Teiladdierer (44) führt, in den auch der Übertragsausgang des Halb-Addierers (34) geführt ist.
Schaltung nach Anspruch 5 bis 9 und 17 bis 18, dadurch gekennzeichnet, dass ein TCD-Vollmultiplizierer ohne Korrekturwerk (207) derart aufgebaut ist, dass die beiden unteren trinären Stellen 0 und 1 über vier Vollmultiplikatoren (36) unter Berücksichtigung von Ü_n0-1 und Ü_n1-1 stellengerecht multipliziert sind, wobei die höchste Stelle 2 nicht berücksichtigt ist, und mittels zweier Halbaddierer (34) und einem Volladdierer (37) dann die Teilsummen stellengerecht addiert werden und so an den Ausgängen X₀, X₁, X₂ und X₃ ein rein trinäres vierstelliges Ergebnis, das nicht TCD-konform ist, anliegt.
Schaltung nach Anspruch 5 bis 9 und 19, dadurch gekennzeichnet, dass ein TCD-Korrekturwerk für einen Vollmultiplizierer (208) geschaltet ist, indem die höchsten trinären TCD-Stellen einen binären Halbaddierer (30) steuern, dessen Ausgang Q direkt ein Signal für die Carry-Eingänge von zwei den beiden unteren Stellen zugeordneten trinären OR-Gattern (18) liefert, die werden damit nur geöffnet sind, wenn mindestens einer der Faktoren den Wert 9, trinär TCD 100, hat, und dann nur der jeweils andere Faktor durch diese OR-Gatter (18) weiterleitbar ist, sind beide Faktoren 9 sind, also A₂ = B₂ = 1, dann wird mit 0 = 1 ein Korrektursignal gebildet, das sowohl den Endübertrag als auch das Endergebnis modifiziert, wobei die Korrektur dabei so stattfindet, dass die beiden oberen Stellen X₃, X₂ von den unteren Stellen X₁, X₀ mittels Halbsubtrahierer (35) und Vollsubtrahierer (38) abziehbar sind und das dadurch entstehende Borrow vom Vollsubtrahierer (38) als auch der Übertrag vom binä ren Halbaddierer (30) über (zwei) binäre OR-Gatter (5) zum Endergebnis mittels zweier trinärer Halbaddierer (34) hinzuaddiert ist.
Schaltung nach Anspruch 5 bis 9 und 17 bis 20, dadurch gekennzeichnet, dass ein serielles Voll-Multiplizierwerk (209) aufgebaut ist, indem zwischen den stellenbezogenen Übertragsausgängen eines TCD-Korrekturwerkes (208) und den Übertragseingängen eines TCD-Vollmultiplikators (207) zwei trinäre Übertragsflipflops (39) geschaltet sind.
Schaltung nach Anspruch 5 bis 10 und 15, dadurch gekennzeichnet, dass ein TCD/Trinär-Wandler (210) zur Umsetzung einer dreistelligen TCD-Zahl in einen entsprechenden trinären Wert geschaltet ist, der aus zwei TCD-Volladdierer (201) ohne Korrekturwerk besteht und bei dem jede TCD-Ziffer stellenweise auf ein TCD-Ring-Schieberegister (205) und den Ausgängen Q₀ und Q₁ geführt ist, dessen Breite um eine Stelle größer ist, so dass über der obersten Stelle immer noch eine freie Schieberegisterstelle zur Verfügung steht, über ein OR-Gatter (5) ist ein Übertrag Ü und/oder Q2 auf den Übertragseingang eines TCD-Volladdierers (201) geführt und der komplette Ausgang Q₀ des zweiten TCD-Volladdierers (201) ist auf den zweiten Eingang des bisher freigelassenen höchstwertigen Schieberegisters führt.
Schaltung nach Anspruch 5 bis 9, 11 und 15, dadurch gekennzeichnet, dass ein Trinär/TCD-Wandler (211) zur Umsetzung einer 8-stelligen trinären Zahl in eine entsprechende vierstellige TCD-Zahl (je drei Trinärziffern) geschaltet ist, bestehend aus der aus zwei TCD-Vollsubtrahierers (202) besteht und bei dem jede TCD-Ziffer stellenweise auf ein TCD-Ring-Schieberegister (205) und den Ausgängen Q₀, Q₁, Q₂ und Q₃ geführt ist, wobei die Ausgänge der beiden höchstwertigsten Schieberegister zu den Eingängen der TCD-Vollsubtrahierer (202) führen.
Schaltung nach Anspruch 5 bis 9, dadurch gekennzeichnet, dass ein TCD-9er-Komplementwerk (213) gebildet ist, bei dem an den Eingängen A_i (A₀, A₁, A₂ usw.) anliegende TCD-Ziffer an den Ausgängen Q_i derart komplementiert ist, dass Ai + Q_i = 9 (0 wird zu 9 und 9 zu 0 wird, etc.).
Schaltung nach Anspruch 5 bis 24, dadurch gekennzeichnet, dass ein TCD-Multi-Rechenwerk (214) aus mindestens einem Vollmultiplizierer (209), einem seriellen Volladdierer (201), einem Ringschieberegister (205), zwei bidirektionaler Schieberegister (205), einer Zählereinheit (212), einem Neuner-Komplement (213), einem Datenwählers (61), einem Komparators (204) und einem Prioritätsbildners (53) besteht.