DE2405657A1 - Einrichtung zur feststellung von uebertragungsfehlern fuer ein pcm-system - Google Patents
Einrichtung zur feststellung von uebertragungsfehlern fuer ein pcm-systemInfo
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- 230000005540 biological transmission Effects 0.000 title claims description 8
- 230000015654 memory Effects 0.000 claims description 12
- 230000001186 cumulative effect Effects 0.000 claims 1
- 238000011156 evaluation Methods 0.000 claims 1
- 230000000717 retained effect Effects 0.000 claims 1
- 230000006870 function Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
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Description
Dipl.-Phys. Leo Thul
Patentanwalt
7 Stuttgart 30
Kurze Strasse 8
Patentanwalt
7 Stuttgart 30
Kurze Strasse 8
D.Sheppard-1
INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK
Einrichtung zur Feststellung von Übertragungsfehlern für ein PCM-System.
Bei Datenübertragungssystemen mit hoher Geschwindigkeit treten Schwierigkeiten auf, insbesondere dann, wenn Signale,
wie z.B. Fernsehsignale, durch binäre PCM übertragen werden. Eine Möglichkeit, die Schwierigkeiten zu
verringern, die durch die hohen Bitgeschwindigkeiten verursacht werden, besteht darin, dass die binärkodierten
Signale in ternär kodierte Signale umgewandelt werden. Ein Vierbitbinärwort kann in ein Dreibitternärwort umgewertet
werden.
In der DT-OS 1 815 431 wird ein System beschrieben, das
nach dieser Technik arbeitet. Dieses System ist unter der Bezeichnung 4 B 3 T bekannt. Ein Vorteil dieser
Technik besteht darin, dass bestimmte vierziffrige Binärworte in eines von zwei Ternärworten umgewertet werden
können, wobei die zwei Ternärworte entgegengesetzte Disparitätswerte haben. Durch Überwachung der akkumulierten
Disparität der übertragenen Signale ist es möglich, von
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solchen Paaren von ternären Worten das Wort mit der Disparität auszusuchen, durch das eine Verringerung in der
akkumulierten Disparität der Signale erreicht werden kann. Man kann so die Disparität der übertragenen Signale
in vorgegebenen Grenzen halten.
In einem typischen 4B3T Sendeumwerter werden also ternäre
Worte mit positiver Disparität ausgesendet, wenn die akkumulierte Disparität negativ ist und umgekehrt. Die
akkumulierte Disparität ist die Summe der Wortdisparitäten und hat im 4B3T System nur 6 mögliche Werte am
Ende jedes Wortes. Diese Werte sind +2, +1, 0, -1, -2 und -3 (0 ist dabei als positiver Wert angesehen).
Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zur Peststellung von Übertragungsfehlern für ein
PCM System zu schaffen, in dem aus Übertragungsgründen digitale Wörter mit einer zur akkumulierten Disparität
entgegengesetzten Disparität gesendet werden, das mit einfachen Mitteln arbeitet. Dies wird erfindungsgemäss
dadurch erreicht, dass in der Empfangsstelle eine Anordnung zur Ableitung der Disparität eines empfangenen
Wortes vorgesehen ist, dass die abgeleitete Disparität kurzzeitig in einen ersten Speicher eingespeichert wird,
dass eine Additionseinrichtung vorgesehen ist, in der die Wortdisparitäten zur akkumulierten Disparität aufaddiert
werden, dass die akkumulierte Disparität kurzzeitig in einen weiteren Speicher eingespeichert wird,
dass logische Schaltkreise vorgesehen sind, mit denen die beiden Disparitäten verglichen werden, dass die
.A
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logischen Schaltkreise Fehlersignale erzeugen, wenn beide
Disparitäten die gleiche Polarität haben, und dass durch die Fehlers ignale neben einer Anzeige die Additionseinrichtung
derart umgesteuert wird, dass die akkumulierte Disparität erzeugt wird, die ohne Auftreten des Fehlers
entstanden wäre.
Die Erfindung wird nun anhand des in den beiliegenden Zeichnungen dargestellten Ausführungsbeispieles mehr erläutert.
Es zeigen
Fig. 1 das Prinzip, wie ein 4BJ5T System verwendet werden kann, um die Disparität eines Leitungssignales
auf einem Minimum zu halten
Fig. 2 ein Blockschaltbild einer Schaltung gemäss der Erfindung
Fig. J5 eine Tabelle, die die logischen Darstellungen
von Wort- und akkumulierten Disparitäten in einem 4B]5T System darstellt und
Fig. 4 eine Tabelle, die die bei der Arbeit einer
Schaltung nach Fig. 2 vorkommenden logischen Funktionen darstellt.
Die akkumulierte Disparität in einem PCM System ist die Summe der Wortdisparitäten. In einem 4BJ5T System sendet
der Umwerter Worte mit positiver Disparität aus, wenn
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die akkumulierte Disparität einen negativen Wert hat und umgekehrt. Die akkumulierte Disparität in einem solchen
System kann am Ende jedes Wortes einen von nur sechs möglichen Zuständen einnehmen. Diese Zustände werden bezeichnet
mit +2, +1, 0, -1, -2 und -J>. In dieser Folge
wird 0 als positiver Wert betrachtet, soweit die Polarität der Disparität betroffen ist. Die Änderungen in der
akkumulierten Disparität eines typischen PCM 4BJ5T Übertragungssystemes
sind in Fig. 1 dargestellt, dabei ist das fehlerfreie Signal die ausgezogene Linie. Wenn die
akkumulierte Disparität im Empfangsumwerter durch die
Addition von aufeinanderfolgenden Wortdisparitäten berechnet wird, ist sie, wenn keine Fehler aufgetreten
sind, die gleiche, wie sie durch den Sendeumwerter berechnet wird. Die Polarität der im Sendeumwerter berechneten
akkumulierten Disparität steuert die Auswahl der Polarität für das nächste zu übertragende Wort, das
eine Disparität hat. Wenn, wie in der in Fig. 1 dargestellten Folge, das Wort Nummer 2 die akkumulierte Disparität
0 hat, wird das Wort Nummer 5 mit negativer Disparität
gesendet. Der Einfluss von Fehlern ist durch die gestrichelte Linie in Fig. 1 dargestellt. Ein einzelner
positiver Fehler im Wort Nummer 3, d.h. ein Fehler, der den Empfangsumwerter veranlasst, die Wortdisparität
als -1 anstelle von -2 zu berechnen, veranlasst, dass die akkumulierte Disparität auf -1 geht und nicht auf -2.
Nach dem Wort Nummer 4 ist die akkumulierte Disparität dann 0 anstelle von -1. Dadurch folgt, soweit der Empfangsumwerter
betroffen ist, die +2 Wortdisparität des Wortes Nummer 5 der positiven Polarität der akkumulierten
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Disparität am Ende des Wortes Nummer 4. Dies ist eine Verletzung
der 4B3T Umwerteregeln. Durch Berechnung der Wort-
und akkumulierten Disparitäten am Empfangsumwerter und
durch Verwendung logischer Schaltungen zum Vergleich ihrer Polaritäten ist es möglich, Fehler in den empfangenen
ternärcodierten Signalen festzustellen. Die falsche akkumulierte Disparität nach dem Wort Nummer 5 ergibt
sich dadurch, dass die +2 Wortdisparität des Wortes Nummer 5 zu einer akkumulierten Disparität von 0 anstelle
einer solchen von -1 addiert wurde. Deshalb ist der richtige Wert der akkumulierten Disparität die Wortdisparität
(für das Wort Nummer 5 die Disparität +2) -1 und
man erhält dann eine akkumulierte Disparität von +1.
Entsprechend veranlasst ein einzelner negativer Fehler in dem Wort Nummer 7, dass die akkumulierte Disparität
nach dem Wort Nummer 8 den Wert -1 anstelle von O hat. Dann folgt das Wort Nummer 9 mit einer Disparität von
-1 und damit werden wiederum die Umwerteregeln durchbrochen. Der richtige Wert der akkumulierten Disparität
nach dem Wort Nummer 9 sollte -1 sein, das ist der gleiche Wert, den die Wortdisparität des Wortes Nummer
9 hat.
Zusammenfassend ist festzustellen, dass es vier Regeln
für die Fehlerfeststellung gibt:
a) wenn einer positiven akkumulierten Disparität ein Wort folgt, das eine positive Disparität von +2 oder +3
hat, dann ist ein Fehler aufgetreten. Um weitere Fehler feststellen zu können, muss die akkumulierte Disparität
dann korrigiert werden, indem sie auf den Wert der Wortdisparität des letzten Wortes -1 gesetzt
wird.
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b) wenn einer positiven akkumulierten Disparität ein Wort folgt, das eine positive Disparität von +1 hat, ist
ein Fehler aufgetreten. Die akkumulierte Disparität muss dann korrigiert werden, und wird zu diesem Zweck
auf den Wert der letzten akkumulierten Disparität eingestellt.
c) wenn einer negativen akkumulierten Disparität ein Wort folgt, das eine negative Disparität von -2 oder -3 hat,
ist eine Fehler aufgetreten. Die akkumulierte Disparität wird dann berichtigt, indem sie auf den Wert der
Disparität des letzten Wortes eingestellt wird.
d) wenn einer negativen akkumulierten Disparität ein Wort folgt, das eine negative Disparität von -1 hat, ist
ein Fehler aufgetreten. Zur Korrektur wird dann die akkumulierte Disparität auf den Wert der letzten akkumulierten
Disparität eingestellt.
Die Unterschiede zwischen den zwei Korrekturvorgängen a, b und c, d beruhen darauf, dass eine akkumulierte Disparität
mit dem Wert 0 als positiver Wert betrachtet wird.
Wenn ein Mehrfachfehler auftritt, d.h., wenn ein Wort der Disparität +2 als Wort der Disparität -2 empfangen wird,
liegt die Zahl der Fehler zwischen 1 und N, wobei N die gesamte Änderung der Disparität ist. Bei einer Zufallsverteilung der Fehler sind Mehrfachfehler sehr selten.
Für die in Fig. 2 dargestellte Schaltung ist als Eingangssignal nur die Wortdisparität WD jedes Wortes notwendig.
Sie wird in bekannter Weise durch eine nicht dargestellte
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Logik festgelegt -und als binäres Kodewort mit 3 Bit angelegt.
In der linken Seite der Tabelle in Fig. 3 sind die verschiedenen verwendeten binären 3-Bit-Worte dargestellt.
Das höchstwertige Bit A2 kennzeichnet die Polarität und die bei den geringwertigeren Bits Al und AO sind binär
kodierte Darstellungen der Nummern 0 bis 3· Die Al, AO-Kombinationen
für +1 und +3 sowie für -1 und -3 sind so gewährt, dass die arithmetische logische Einheit 2 (Fig.2)
ihre normalen arithmetischen Funktionen durchführen kann. Die akkumulierten Disparitäten AD wären entsprechenderweise
als binäre Dreibitkode dargestellt. Das höchstwertige Bit B2 kennzeichnet die Polarität und die Kodes für
die numerischen Werte sind so gewählt, dass die arithmetischen Funktionen vereinfacht werden.
Die Arbeitsweise der Schaltung nach Fig. 2 ist wie folgt. Das 3-Bit-Binärwort, das die Wortdisparität WD darstellt,
wird in einem Parallelspeicher 1 eingespeichert, dessen Ausgänge ÄÖ, ÄT und Ä2 mit einer Gruppe von Dateneingängen
der paritätischen logischen Einheit 2 verbunden sind. Diese Einheit kann z.B. eine Motorolaeinheit MClOl8l sein. Die
Informationsübertragung wird durch einen Worttakt T gesteuert.
Die Ausgänge ΕΌ, ΨΪ und F2 der Einheit 2 stellen
ein Dreibitbinärwort dar, das die akkumulierte Disparität angibt und in einem zweiten Parallelspebher 3 eingespeichert
wird. Die Ausgangssignale BÖ", BT und B2 werden vom Speicher 3 zu der anderen Gruppe von Dateneingängen der
Einheit 2 übertragen, gesteuert durch den Worttakt T. Die Aufgabe der Einheit 2 besteht darin, die A Bits zu den
B Bits zu addieren, um die neue akkumulierte Disparität
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zu erzeugen. Diese arithmetische Punktion wird geraäss der Bedeutung der Signale durchgeführt, die an die Auswahlfunktionseingänge.
S der Einheit 2 angelegt werden. Diese Signale kennzeichnen dfe Begingungen kein Fehler,
positiver Fehler oder negativer Fehler. Diese drei Bedingungen werden festgelegt durch einen Vergleich der
Polaritäten der Wortdisparität und der akkumulierten Disparität. Dieses geschieht in den Torschaltungen BB
und CC. Die Torschaltung BB hat eine ODER Funktion und empfängt als Eingangssignale die Polaritätsbits A2 und
B2 (das Eingangssignal von der Torschaltung AA kann im Augenblick ignoriert werden). Die Torschaltung CC hat
eine NOR/OR Funktion und empfängt die Signale Ä2 und B2. Diese Eingangssignale A2, B2, Ä2 und B2 werden von den
Speichern 1 und 3 abgegriffen. Die ODERausgangssignale C und D von den Torschaltungen BB und CC werden an die
NOR Torschaltungen DD bzw. EE angelegt und weitergeschaltet
mit einem Worttakt T1 (dieser Takt kann eine Phasenverschiebung gegenüber dem die Speicher 1 und j5
steuernden Takt haben, um Gleichzeitverzogerungen in der Schaltung zu eliminieren).
Die Ausgangssignale der Toschaltungen DD und EE werden zusammengefasst und bilden ein Fehlerausgangssignal FA
für jeden Disparitätsfehler.
Die ODERausgangssignale der Torschaltung BB und die NORausgangssignale der Torschaltung CC bilden auch die
vier Funktionsauswahlsteuersignale ST, S2 bzw. SO", SJ.
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Die Beziehungen zwischen A2, B2 und der Arbeitsweise der arithmetischen logischen Einheit sind in der Tabelle in
Pig. 4 dargestellt. Bei einem positiven Disparitätsfehler
haben sowohl A2 als auch B2 den Binärwert 0. Die Ausgangssignale C und D sind dann auch 0 und alle Eingänge
S empfangen ein Signal 0. Die Ausgangssignale der Einheit 2 sind in diesem Fall das Resultat der Subtraktion einer
1 vom AN (das Dreibitbinärwort, das die positive akkumulierte Disparität darstellt). Die drei anderen in der
Tabelle angegebenen Bedingungen sind aus sich verständlich.
Ein Problem tritt auf, wenn die Wortdisparität 0 ist und durch das Dreibitbinärwort 000 gekennzeichnet ist. Da
festgelegt ist, dass A2 für positive Werte 0 und für negative Werte 1 ist, wird die Wortdisparität 0 immer
als positiv betrachtet. (Während die akkumulierte Disparität nur 6 mögliche Werte haben kann und entweder
positiv oder negativ sein kann, kann die Wortdisparität in einem 4Bj5T System 7 mögliche Werte haben, nämlich J5
positive, 3 negative und einen ohne Polarität). Diese Situation kann Fehler im Ausgangssignal der Einheit 2
hervorrufen, auch wenn kein Fehler im Signal enthalten ist. Um dieses zu vermeiden, ist es notx-jendig, auch die
Bits Al und AO zu betrachten, um festzustellen, dass die Wortdisparität 0 ist, trotzdem das Bit A2 angibt,
dass sie positiv ist. Die Signale AO und Al werden an die NOR Torschaltung AA angelegt, deren Ausgangssignal E als
drittes Eingangssignal an die beiden Tors.chaltungen BB und CC angelegt wird.
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Wenn die akkumulierte Disparität positiv ist und ein Wort mit der Disparität +1 folgt (Regel b oben) oder wenn die
akkumulierte Disparität negativ ist und ein Wort mit der Disparität -1 (Regel d oben) folgt, dann stellt das Ausgangssignal
F der Torschaltungen FP und GG ein Sperrsignal für den Speicher 3 dar. Dieses veranlasst, dass das '
akkumulierte Disparitätsausgangssignal AD vom Speicher 5
nicht geändert wird, wie es von den Regeln b und d gefordert wird.
Wenn also ein Fehler festgestellt ist, wird die Art des Fehlers durch die Torschaltungen AA, BB und CC festgestellt
und die Funktion der arithmetischen Einheit 2
wird so ausgewählt, dass sie die notwendige Korrektur
bei der falsch akkumulierten Disparität durchführt,
die im Speicher 2 eingespeichert ist, während der Fehler durch das Ausgangssignal der Torschaltungen DD und EE
angezeigt wird.
wird so ausgewählt, dass sie die notwendige Korrektur
bei der falsch akkumulierten Disparität durchführt,
die im Speicher 2 eingespeichert ist, während der Fehler durch das Ausgangssignal der Torschaltungen DD und EE
angezeigt wird.
.A
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Claims (2)
- D.Sheppard-1PatentansprücheEinrichtung zur Feststellung von Übertragungsfehlern für ein PCM System, in dem aus Übertragungsgründen Üigitale Wörter mit einer zur akkumulierten Disparität entgegengesetzten Disparität gesendet werden, dadurch gekennzeichnet, dass in der Empfangsstelle eine Anordnung zur Ableitung der Disparität eines empfangenen Wortes vorgesehen ist, dass die abgeleitete Wortdisparität (WD) kurzzeitig in einen ersten Speicher (1) eingespeichert wird, dass eine Additionseinrichtung (2) vorgesehen ist, in der die Wortdisparitäten zur akkumulierten Disparität (AD) aufaddiert werden, dass die akkumulierte Disparität kurzzeitig in einen weiteren Speicher 3 eingespeichert wird, dass logische Schaltkreise (AA-GG) vorgesehen sind, mit denen die beiden Disparitäten verglichen werden, dass die logischen Schaltkreise Fehlersignale erzeugen, wenn beide Disparitäten die gleiche Polarität haben und dass durch die Fehlersignale neben einer Anzeige die Additionseinrichtung (2) derart umgesteuert wird, dass die akkumulierte Disparität erzeugt wird, die ohne Auftreten des Fehlers entstanden wäre.
- 2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass an die logischen Schaltkreise das Polaritätsbit der akkumulierten Disparität (B2) und Polaritäts- und Wertigkeitsbit der Wortdisparität (A2, Al, AO) zur Auswertung angelegt werden.4098 3-3/0 80-7-D.Sheppard-lEinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass durch ein Pehlersignal (F) die im weiteren Speicher (J) eingespeicherte akkumulierte Disparität (AD) auf dem alten Wert festgehalten "wird.409833/0807Leerseite
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB621173A GB1423776A (en) | 1973-02-08 | 1973-02-08 | Error detection in pcm systems |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2405657A1 true DE2405657A1 (de) | 1974-08-15 |
Family
ID=9810450
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19742405657 Withdrawn DE2405657A1 (de) | 1973-02-08 | 1974-02-06 | Einrichtung zur feststellung von uebertragungsfehlern fuer ein pcm-system |
Country Status (9)
Country | Link |
---|---|
US (1) | US3902117A (de) |
BE (1) | BE810752A (de) |
CH (1) | CH575195A5 (de) |
DE (1) | DE2405657A1 (de) |
ES (1) | ES422991A1 (de) |
FR (1) | FR2217864B1 (de) |
GB (1) | GB1423776A (de) |
IT (1) | IT1006282B (de) |
NL (1) | NL7401591A (de) |
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- 1974-02-06 DE DE19742405657 patent/DE2405657A1/de not_active Withdrawn
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- 1974-02-07 ES ES422991A patent/ES422991A1/es not_active Expired
- 1974-02-08 FR FR7404214A patent/FR2217864B1/fr not_active Expired
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Legal Events
Date | Code | Title | Description |
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8110 | Request for examination paragraph 44 | ||
8127 | New person/name/address of the applicant |
Owner name: STC PLC, LONDON, GB |
|
8128 | New person/name/address of the agent |
Representative=s name: WALLACH, C., DIPL.-ING. KOCH, G., DIPL.-ING. HAIBA |
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8130 | Withdrawal |