DE1270306B - Paritaetspruefschaltung fuer ein sowohl rein binaer als auch binaer-dezimal arbeitendes Addierwerk - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND DEUTSCHES #Ä PATENTAMT

AUSLEGESCHRIFT

Int. CL:

G06f

Deutsche KL: 42 m3-11/10

Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:

1 270 306
P 12 70 306.9-53
24. November 1964
12. Juni 1968

Die Erfindung bezieht sich auf eine Paritätsprüfschaltung für ein sowohl rein binär als auch binärdezimal arbeitendes Addierwerk, dem der erste der beiden entweder binär-dezimal oder rein binär verschlüsselten und mit Paritätsbits versehenen Operanden direkt aus dem Operandenregister und der zweite Operand über eine dezimale Modifizierschaltung zugeführt wird, in der er für die Verarbeitung in dem binären Addierwerk modifiziert wird, dessen Ausgänge mit einem dezimalen Korrekturwerk verbunden sind, welches das Resultat in binär dezimaler oder rein binärer Form liefert.

Obwohl im täglichen Leben das Dezimalsystem benutzt wird, ist das Binärsystem für Rechenmaschinen besser geeignet. Da dezimale Rechenmaschinen zwar einfach zu benutzen sind, jedoch langsam arbeiten, erlernen die Bedienungspersonen gelegentlich das Binärsystem, um den Verkehr mit binären Rechenmaschinen zu vereinfachen. Ein zwischen Bedienungsperson und einer binären Maschine zwischengeschalteter Umsetzer, der es beiden erlaubt, in der zweckmäßigsten Weise zu arbeiten, ist ein üblicher Kompromiß. Die Umsetzer setzen Dezimalzahlen in Binärzahlen um und umgekehrt.

In dem bekannten Binärsystem definieren binäre ganze Zahlen (entweder 1-Bits oder O-Bits) numerische Größen. Zum Beispiel definiert ein zehnstelliges binäres Datenwort 1024 Permutationen, d. h. jede Dezimalzahl von 0 bis 1023. Jede der Dezimalziffern von 0 bis 9 läßt sich durch eine Gruppe aus vier Bits darstellen, wobei jede Bitgruppe, die einem Wert größer als 9 entspricht (durch vier Bits können sechzehn verschiedene Dezimalzahlen dargestellt werden) ungültig ist. Jede Darstellung einer Dezimalziffer durch vier Bits wird als binär-dezimal verschlüsseltes Zeichen bezeichnet.

Um dezimale Rechenoperationen wie Addition oder Subtraktion mit binären Schaltungen durchführen zu können, werden bei einem bekannten Verfahren die binär-dezimal verschlüsselten Zeichen eines der beiden Operanden vor der Addition der beiden Operanden in dem binären Addierwerk durch Addition einer sogenannten Füllziffer (ein typischer Wert dafür ist 6) in eine für ein binäres Addierwerk geeignete Form umgewandelt. Entsteht bei der Addition des umgewandelten und des nicht veränderten zweiten Operanden ein Übertrag in der höchsten Stelle des binären Addierwerks, so stellt die erhaltene Binärsumme das richtige Ergebnis der beiden ursprünglichen, binär-dezimal verschlüsselten Operanden dar. Entsteht der Übertrag nicht, so muß in einem Korrekturwerk die vor der Addition zu dem

Paritätsprüfschaltung für ein sowohl rein binär
als auch binär-dezimal arbeitendes Addierwerk

Anmelder:

International Business Machines Corporation,

Armonk, N. Y. (V. St. A.)

Vertreter:

Dipl.-Ing. H. E. Böhmer, Patentanwalt,

7030 Böblingen, Sindelfinger Str. 49

Als Erfinder benannt:

Niann-Chyung Deng,

Sidney L. Landauer, Wappingers Falls, N. Y.;

Gerard Thomas Paul,

Poughkeepsie, N. Y. (V. St. A.)

Beanspruchte Priorität:

^a5 V. St. v. Amerika vom 4. Dezember 1963
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einen Operanden addierte Füllziffer wieder subtrahiert werden, um das richtige Ergebnis in binärdezimaler Form zu erhalten.

Da binäre Prüfschaltungen für binäre Rechenschaltungen am besten geeignet sind, wird durch Umsetzungsverfahren die Prüfung der dezimalen Operanden und des Ergebnisses erschwert. Bei einem bekannten binären Prüfverfahren ist jedem binären Wort ein zusätzliches Paritätsbit (oder Redundanzbit) zugeordnet, das die Summe der 1-Bits in dem zugehörigen Wort ungerade (oder gerade) macht. Daher werden Fehler leicht durch Prüfen der 1-Bits eines Wortes auf Ungeradzahligkeit( oder Geradzahligkeit) festgestellt. Obwohl binär-dezimal verschlüsselten Zeichen ebenfalls Paritätsbits für Prüfzwecke zugeordnet werden, prüfen die binären Paritätsschaltungen, die mit binären Addierwerken verbunden sind, die binär-dezimal verschlüsselten Zeichen nicht korrekt. Andererseits sind bekannte Paritätsvorausberechnungs- und -prüfschaltungen nur für die Verarbeitung binär-dezimal verschlüsselter, nicht jedoch

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für die rein binär verschlüsselter Operanden geeignet.

Der Erfindung liegt die Aufgabe zugrunde, eine Prüfschaltung anzugeben, die sowohl beim Zuführen von rein binär als auch von binär-dezimal verschlüsselten Operanden eine einwandfreie Prüfung sicherstellt.

Die Erfindung besteht demnach darin, daß eine abhängig von der Operandenverschlüsselung und der auszuführenden Operation (Addition bzw. Subtraktion) gesteuerte Paritätsmodifizierschaltung vorgesehen ist, die mit der Paritätsbitstelle und ausgewählten numerischen Stellen des Registers für den zweiten Operanden verbunden ist und ein dem in der dezimalen Modifizierschaltung, die ebenfalls abhängig von der Operandenverschlüsselung und der auszuführenden Operation steuerbar ist, modifizierten Operanden entsprechendes Paritätsbit erzeugt, deren Ausgang mit einer an sich bekannten Paritätsvorhersage- und -prüfschaltung verbunden ist, die abhängig von der auszuführenden Operation steuerbar ist und die auch mit den Ausgängen des Operandenregisters für den ersten Operanden und mit den Ausgängen der dezimalen Modifizierschaltung verbunden ist und bei Übereinstimmung des modifizierten Operanden mit dem in der Paritätsmodifizierschaltung modifizierten Paritätsbit und des ersten Operanden mit seinem Paritätsbit an einem ersten Ausgang ein Signal liefert, das Fehlerfreiheit anzeigt, und an einem zweiten Ausgang ein Signal erzeugt, welches das Paritätsbit für das von dem Addierwerk gelieferte Resultat darstellt und das dem Eingang eines ebenfalls abhängig von der Operandenverschlüsselung und der auszuführenden Operation steuerbaren Paritätskorrekturwerkes zugeleitet wird, dessen weitere Eingänge mit ausgewählten Ausgängen des Addierwerks verbunden sind, so daß an seinem Ausgang ein Paritätsbit erscheint, das dem im abhängig von der Operandenverschlüsselung steuerbaren dezimalen Korrekturwerk erscheinenden Resultat entspricht.

Die Erfindung wird im folgenden an Hand der Zeichnungen näher erläutert, von denen zeigt bzw. zeigen

F i g. 1 ein Blockschaltbild einer Schaltungskombination gemäß der Erfindung,

Fig. 2A und 2 B ein genaueres Blockschaltbild der Schaltungskombination nach F i g. 1,

Fig. 2C eine Tabelle, die die von der Schaltungskombination nach den Fig. 2A und 2B durchführbaren Operationen erläutert,

F i g. 3 A ein Blockschaltbild einer Ausführungsform der in der Schaltungskombination gemäß der Erfindung benutzten dezimalen fl Modifizierschaltung, Fi g. 3 B ein Blockschaltbild für eine Ausführungsform eines in der Schaltungskombination gemäß der Erfindung benutzten dezimalen Korrekturwerks,

Fig. 4A ein Blockschaltbild einer in der Schaltungskombination nach der Erfindung verwendeten Paritätsmodifizierschaltung,

F i g. 4 B ein Blockschaltbild einer möglichen Ausführungsform einer in der Schaltungskombination gemäß der Erfindung verwendeten Schaltung zur Vorhersage der binären Parität, im folgenden kurz als Paritätsvorhersageschaltung bezeichnet, und einer Paritätsprüfschaltung,

F i g. 4 C ein Blockschaltbild einer logischen Schaltung, die in der Schaltungskombination gemäß der Erfindung als Paritätskorrekturwerk verwendbar ist, F i g. 5 ein Blockschaltbild einer in der Schaltungskombination gemäß der Erfindung verwendeten logischen Schaltung.

1. Allgemeine Beschreibung

Aufbau (F i g. 1 und 2)

F i g. 1 stellt ein dezimales Addierwerk 11 und dezimale Prüfschaltungen 12 gemäß der Erfindung

ίο dar. Aus vier Bits bestehende, binär-dezimal verschlüsselte Operanden, deren Bits die Gewichte 8, 4, 2 und 1 besitzen, werden den Schaltungen zugeführt. Zum Beispiel hat das Zeichen 0010 den dezimalen Wert 2. Da aus vier Bits bestehende, binär-dezimal verschlüsselte Zeichen Dezimalziffern darstellen, muß jedes einen Wert zwischen 0 und 9 haben, und jeder Wert, der höher als 9 ist, ist ungültig.

Binär-dezimal verschlüsselte Operanden werden dem dezimalen Addierwerk 11 über Kabel 13 und 14 zugeführt. Der Operand A kann ein Addend und der Operand B ein Augend sein (oder umgekehrt), und da das Addierwerk auch Subtraktionen ausführen kann, können die Operanden auch Subtrahend bzw. Minuend sein. Das dezimale Addierwerk 11 liefert über das Kabel 16 ein binär-dezimal verschlüsseltes Resultatzeichen, das bei der Addition die Summe der Operanden .<4 und B und bei der Substraktion die Differenz zwischen A und B darstellt. Die dezimalen Prüfschaltungen 12 verwenden die auf dem Kabel 18 erscheinende Information des dezimalen Addierwerks 11, um die Richtigkeit der vom Addierwerk 11 ausgeführten Operationen zu prüfen. Die dezimalen Prüf schaltungen 12 zeigen auf der Leitung 17 an, ob das dezimale Addierwerk die Eingangsoperanden richtig empfangen hat (Fehler), und geben an die Leitung 15 ein Signal (Paritätsbit) ab, das in Verbindung mit den vom Addierwerk 11 gelieferten Resultaten für zukünftige Prüfzwecke benutzt wird.

Fig. 2A stellt das dezimale Addierwerk 11 und Fig. 2 B die dezimalen Prüf schaltungen 12 im einzelnen dar.

Das dezimale Addierwerk

Wie die Fig. 2A zeigt, besteht das dezimale Addierwerk 11 aus einem binären Addierwerk 20 in Verbindung mit einer dezimalen Modifizierschaltung 21 und einem dezimalen Korrekturwerk 22; das binäre Addierwerk 20 kann daher binär-dezimal verschlüsselte Zeichen verarbeiten. Binär-dezimal verschlüsselte Zeichen werden über das Kabel 13 einem Addendenregister 26 und über das Kabel 14 einem Augendenregister 27 zugeführt, während die Resultate aus dem Resultatregister 29 auf dem Kabel 16 erscheinen. Die Register 26,27 und 29, die für die Wirkungsweise der Erfindung nicht wesentlich sind, sind nur zur Veranschaulichung als Teil des dezimalen Addierwerkes 11 dargestellt. Das dem Addendenregister 26 zugeführte binär-dezimal verschlüsselte Zeichen wird über ein Kabel 210 direkt den Eingängen des binären Addierwerkes 20 zugeleitet, während das dem Augendenregister 27 zugeführte Zeichen über die dezimale Modifizierschaltung 21 und das Kabel 211 den Eingängen des binären Addierwerks 20 zugeleitet wird. Die Ausgangssignale des binären Addierwerks 20 durchlaufen das dezimale Korrekturwerk 22, um ein Resultat im Resultatregister 29 zu bilden.

Das Addendenregister 26 und das Augendenregister27 haben jedes fünf Stellen zum Speichern eines aus vier Bits bestehenden, binär-dezimal verschlüsselten Zeichens und eines zugeordneten Paritätsbits. Da die Stellen der Register 26 und 27 entsprechend dem Operanden und den Bitstellen bezeichnet sind, werden der Operand A in den Stellen A 4, A 3, A 2, A1 und PA des Addendenregisters 26 und der Operand B in den Stellen B 4, B 3, B 2, B1 und PB des Augendenregisters 27 gespeichert.

Die mit den numerischen Stellen B 4, B 3, B 2 und B1 des Augendenregisters 27 verbundene dezimale Modifizierschaltung 21 (unten an Hand von F i g. 3 A näher erläutert) fügt dem Operanden B eine Füllziffer hinzu, bevor er dem binären Addierwerk 20 zur Addition der binär-dezimal verschlüsselten Ziffern zugeführt wird. Während der Subtraktion invertiert die dezimale Modifizierschaltung 21 den Inhalt des Augendenregisters 27, bevor er über das Kabel 211 zum binären Addierwerk 20 übertragen wird. Wenn das erwünscht ist, kann die dezimale Modifizierschaltung 21 auch den Inhalt des Augendenregisters 27 einfach zum binären Addierwerk 20 weiterleiten, ohne ihn zu verändern, wenn binäre Operanden über die Kabel 13 und 14 zugeführt werden. Die von der dezimalen Modifizierschaltung 21 auszuführende Operation wird dadurch bestimmt, daß ein Signal auf bestimmte ausgewählte Leitungen der Steuerleitungen 213, 214 und 215 gegeben wird.

Die Operationen »reguläre dezimale Addition (r)«, »komplementäre dezimale Subtraktion (K)« und »binäre Addition (b)«, die entsprechend den Signalen r, K und b auf den Steuerleitungen 213, 214 und 215 ausgeführt werden, sind in der Tabelle von Fig. 2C zusammengefaßt. Normalerweise wird ein 1-Bit-Signal auf die Leitung 213 gegeben, und die dezimale Modifizierschaltung 21 addiert dann den Wert 6 zu jedem binär-dezimal verschlüsselten Zeichen im Augendenregister 27 vor dessen Verarbeitung in dem binären Addierwerk 20. Wenn ein 1-Bit-Signal auf der Leitung 214 vorliegt, invertiert die dezimale Modifizierschaltung 21 den Inhalt des Augendenregisters 27 (zur Bildung des Einerkomplements, das später durch das Addierwerk 20 in die Form des Zweierkomplements gebracht wird), bevor der Inhalt durch das binäre Addierwerk 20 verarbeitet wird. Bei Anlegen eines Signals an die Leitung 215 übt die dezimale Modifizierschaltung 21 keine Wirkung auf den Inhalt des Augendenregisters 27 aus.

Das binäre Addierwerk 20, eine an sich bekannte Vorrichtung von beliebigem Aufbau (z. B. mit durchlaufendem Übertrag, weitergeleitetem Übertrag, Vorausschau auf den Übertrag, gespeichertem Übertrag, eliminiertem Übertrag usw.), bildet eine binäre Summe (S) und einen zur nächsthöheren Stelle weiterzuleitenden Übertrag als Funktion der beiden Operanden (A und B) und einen Übertrag an der vorhergehenden Stelle. Ein Beispiel für ein Addierwerk mit durchlaufendem Übertrag bildet die in Fig. 4B dargestellte und weiter unten beschriebene binäre Paritätsvorhersageschaltung 420. Bei dem vorliegenden Ausführungsbeispiel werden dem binären Addierwerk 20 zwei aus je vier Bits bestehende Zahlen A AA 3A 2A1 und BE4BE3BE2BE1 und über die Leitung 214 ein Übertrag zugeführt. Die sich ergebende, aus vier Bits bestehende Summe 54535251 und der Übertrag zur nächsthöheren Stelle werden nach den bekannten Regeln für die binäre Addition erhalten. Das binäre Addierwerk 20 subtrahiert nur insofern, als einer der Operanden in Komplementform zugeführt wird, obwohl natürlich statt dessen auch ein Subtrahierwerk vorgesehen werden könnte. Die Subtraktion eines komplementierten Operanden (Form des Einerkomplements) von einem nichtkomplementierten (reguläre Form) Operanden besteht in der einfachen binären Addition der beiden Operanden, wobei ein Übertrag den komplementierten Operanden in die zweckmäßigere Form des Zweierkomplementes bringt. Zwar kann das binäre Addierwerk 20 beliebig viele Bitstellen haben, aber es sind nur vier Stellen nötig, wenn jeweils ein Dezimalzeichen dem dezimalen Addierwerk 11 zugeführt wird. Wenn mehr Bitstellen vorgesehen sind, können dem dezimalen Addierwerk 11 natürlich mehrere Dezimalzeichen gleichzeitig zugeführt werden.
Das dezimale Korrekturwerk 22 (unten an Hand

so von F i g. 3 B näher beschrieben) empfängt die Summe 54535251 des binären Addierwerks und dessen auf der Leitung 212 erscheinenden Übertrag und subtrahiert den Wert 6 (0110) von der Summe 54535251 des binären Addierwerks 20, wenn auf der Leitung 212 ein O-Bit vorliegt; sonst leitet sie die Summe einfach unverändert weiter. Ebenso leitet das dezimale Korrekturwerk 22 die Summe unverändert weiter, wenn ein Signal auf Leitung 215 anzeigt, daß das dezimale Addierwerk 11 als binäres Addierwerk arbeitet.

Das Resultatregister 29 nimmt das Endresultat aus dem dezimalen Korrekturwerk zusammen mit einem entsprechenden, über die Leitung 15 zugeführten Paritätsbit PR auf und enthält ein binär-dezimal verschlüsseltes Zeichen mit Paritätsbit.

Dezimale Prüfschaltungen

An Hand von Fig. 2B werden nun die dezimalen Prüfschaltungen 12 beschrieben. Eine binäre Paritätsvorhersage- und -prüfschaltung 24 bekannter Art, eine neuartige Paritätsmodifizierschaltung 23 und ein neuartiges Paritätskorrekturwerk 25 prüfen die Richtigkeit der Eingangsdaten und Modifikationen des dezimalen Addierwerks 11 und sagen ein Paritätsbit PR vorher, das zusammen mit dem Resultat R4R3R2R1üqs dezimalen Addierwerks 11 zu verwenden ist. Die dem binären Addierwerk 20 zugeleiteten Bedingungen werden für die Paritätsvorhersage- und -prüfschaltung 24 durch die Paritätsmodifizierschaltung 23 ausgewertet. Da die binäre Paritätsvorhersage- und -prüfschaltung 24 daher dieselben Informationen verarbeitet, die auch dem binären Addierwerk 20 zugeführt werden, liefert sie ein vorhergesagtes Paritätsbit PS, das dem Ausgangswert 54535251 des binären Addierwerks 20 anstatt dem binär-dezimal verschlüsselten Ausgangswert R4R3R2R1 des dezimalen Addierwerks 11 entspricht. Daher wird das Paritätsausgangssignal PS der binären Paritätsvorhersage- und -prüfschaltung durch das Paritätskorrekturwerk 25 so korrigiert, daß ein Paritätsbit (PR) entsteht, das dem Ausgangssignal des dezimalen Addierwerks 11 entspricht.
Die Paritätsmodifizierschaltung 23 (unten in Verbindung mit Fig. 4A näher beschrieben) überwacht zwei Bitstellen B 3 und B 2 des Operanden B, um das entsprechende Paritätsbit PB gemäß den durch die dezimale Modifizierschaltung 21 im Operanden B

vorgenommenen Änderungen so zu modifizieren, daß Addition

ein modifiziertes Paritätsbit PBE entsteht, das dem

modifizierten Ausgangswert BE4BE3BE2BE1 der Der numerische Teil 0101 des Inhalts 01011 des

dezimalen Modifizierschaltung 21 entspricht. Die Pa- Addendenregisters 26 wird über ein Kabel 210 zu ritätsmodifizierschaltung 23 empfängt Steuersignale 5 den entsprechenden Eingängen des binären Addierauf den Leitungen 213, 214 und 215, damit ent- werks 20 übertragen. Der numerische Teil 0100 des sprechend den von der dezimalen Modifizierschaltung Inhalts 01000 des Augendenregisters wird zu den 21 ausgeführten Operationen Ausgleichsoperationen Eingängen der dezimalen Modifizierschaltung 21 hinsichtlich des Paritätsbits PB durch die Paritäts- übertragen. Da ein 1-Bit-Signal auf der zur dezimalen modifizierschaltung 23 ausgeführt werden. Die Ver- 10 Modifizierschaltung 21 führenden Leitung 213 vorbindung der Paritätsmodifizierschaltung 23 mit dem liegt, wird der Wert 6 (0110) zu dem numerischen Register für den Operanden B dient nur als Beispiel. Wert 0100 addiert, so daß das Ausgangssignal Die Paritätsmodifizierschaltung könnte auch mit dem BE4BE3BE2BE1 der dezimalen Modifizierschal-Register für den Operanden A verbunden werden. tung 21 auf Kabel 211 den Wert 10.10 hat.

Die binäre Paritätsvorhersage- und -prüfschaltung 15 Das binäre Addierwerk 20 empfängt ein Zeichen 24 (weiter unten an Hand von Fig. 4B im einzelnen A4A3A2A1 mit dem Wert 0101 über das Kabel erläutert) erzeugt ein Signal (Fehler) auf Leitung 17, 210, ein Zeichen BE4BE3BE2BE1 mit dem Wert wenn die Paritätsbits PA und PBE ihren zugeordneten 1010 über das Kabel 211 und einen Eingangsüber-Zeichen A4 A3 A2 Al bzw. BE4BE3BE2BE1 trag Ü_ein mit dem Wert 0 auf Leitung 214. Die binäre richtig entsprechen. Ein Fehler kann entweder schon 20 Summe der Eingangswerte ist die Summe S4S3 S2Sl zu Beginn durch falsche Operanden auf den Kabeln mit dem Wert 1111 und ein Ausgangsübertrag Ü_aas 13 und 14 oder durch in der dezimalen Modifizier- auf Leitung 212 mit dem Wert 0. schaltung 21 entstandene Fehler bedingt sein. Außer- Das dezimale Korrekturwerk 22 empfängt das

dem erzeugt die binäre Paritätsvorhersage-und-prüf- Zeichen S4S3 5251 mit dem Wert 1111 aus dem schaltung 24 ein Paritätsbit PS entsprechend dem 25 binären Addierwerk 20 sowie über Leitung 212 ein Ausgangssignal 54535251 des binären Addier- O-Bit. Da Ü_aus ein O-Bit ist, subtrahiert das dezimale werks 20 als Funktion der Signale auf den Kabeln Korrekturwerk 22 die Zahl 6 (0110) von dem Zei-210 und 211. Da das Paritätsbit PS durch das Vor- chen 1111, und es entsteht im Resultatregister 16 das liegen oder Fehlen eines Eingangsübertrags Ü_ein zum ResultatR4R3R2R1 mit dem Wert 1001 (9). binären Addierwerk 20 beeinflußt wird, wird geprüft, 30 Die während dieser Operationen wirksamen deziob das Komplementsignal K auf der Leitung 214 malen Prüfschaltungen 12 reagieren auf die Paritätsvorliegt. bits PA und PB im Addendenregister 26 bzw. im

Das Paritätskorrekturwerk 25 (weiter unten an Augendenregister 27, indem sie ein Paritätsbit PR Hand von Fig. 4C näher erläutert) überwacht die bilden, das im Resultatregister 29 gleichzeitig mit Summenausgänge 54,53 und 52 des binären Addier- 35 dem Zeichen 2? 4i? 3 i?2.Rl zur Verfügung steht, werks 20, um zu bestimmen, ob das Paritätsbit PS in Die Paritätsmodifizierschaltung 23 erkennt, daß die

ein der Dezimalsumme R4R3R2R1 entsprechendes Werte der Bitstellen B3 und B2 im Augendenregister Paritätsbit PR als Ergebnis von Operationen in dem 27 1 bzw. 0 sind und veranlaßt daher die Umwanddezimalen Korrekturwerk 22 umgewandelt werden lung des Paritätsbits PB von 0 in 1 (PBE). Die Parimuß oder nicht. Der Ausgleich von Vorgängen in 40 tätsmodifizierschaltung 23 liefert daher ein Paritätsdem dezimalen Korrekturwerk 22 hängt von den bit PBE des Wertes 1 entsprechend dem modifizierdurch die Steuerleitungen 213, 214, 215 angezeigten ten Wert 1010 des Operanden BE4BE3BE2BE1. Operationen ab, deren Anzeige dem Paritätskorrek- Dieser Vorgang ist davon abhängig, daß auf Leitung turwerk 25 zugeleitet wird. Das Ausgangsparitätsbit 213 ein 1-Bit vorliegt, welches Addition bedeutet. PR des Paritätskorrekturwerks 25 wird über Leitung 45 Die binäre Paritätsvorhersage- und -prüfschaltung 15 dem Resultatregister 29 zugeführt. 24 empfängt den gesamten Inhalt A4 A3 A2 AlPA

Das Resultatregister 29 empfängt und speichert des Addendenregisters 26 mit dem Wert 01011 und das dezimale Resultat.R4A3£2Al des dezimalen den InhaltBE4BE3BE2BE1PBE des Augenden-Korrekturwerks 22 und das entsprechende Paritäts- registers 27 mit dem Wert 10101 in der durch die bit PR des Paritätskorrekturwerks 25 zur späteren so dezimale Modifizierschaltung 21 und die Paritäts-Weiterleitung über das Kabel 16. modifizierschaltung 23 abgewandelten Form. Ein

1-Bit-Signal erscheint auf der Leitung 17 und zeigt

Wirkungsweise (Fig. 1 und 2) dadurch an, daß die ParitätsbitsPA und PBE ihren

zugeordneten Zeichen richtig entsprechen. Außerdem

Die Wirkungsweise der in Fig. 2A und 2B ge- 55 liefert die binäre Paritätsvorhersage- und -prüfzeigten Schaltung wird für die Addition und die Sub- schaltung 24 als Funktion ihrer Eingangsimpulse ein traktion von zwei Operanden beschrieben. Während Paritätsbit PS mit dem Wert 1, das dem Wert 1111 des Addierens weist nur die Steuerleitung 213 ein des Ausgangssignals 54535251 des binären Addier-1-Bit auf, während beim Subtrahieren nur die Steuer- werks entspricht. Durch Überwachen der Ausgänge leitung 214 ein 1-Bit führt. In unserem Beispiel wird 60 54, 53 und 52 des binären Addierwerks 20, deren dem Operanden A der Dezimalwert 5 zugeordnet, der Ausgangssignale in dem Beispiel die Werte 1, 1 und 1 in den Bitstellen A 4A 3 A 2AIPA des Addenden- aufweisen, bestimmt das Paritätskorrekturwerk 25, registers 26 als 01011 erscheint. Dem Operanden B daß der 1-Bit-Wert des Paritätsbits PS nicht verist der Dezimalwert 4 zugeordnet, der in den Bit- ändert zu werden braucht, um ein Resultatparitätsbit stellen B4B3B2B1PB des Augendenregisters 27 65 PR für den Wert 1001 des Resultats R4R3R2R1 als 01000 erscheint. Zunächst sei die Arbeitsweise zu bilden.

des Dezimaladdierwerks 11 beschrieben, obwohl die Der Ausgangswert 1 des Paritätskorrekturwerks 25

dezimalen Prüfschaltungen 12 gleichzeitig arbeiten. wird also über Leitung 15 dem Resultatregister 29

zugeführt, um ein endgültiges binär-dezimal verschlüsseltes Zeichen und ParitätsbitR4R3R2R1PR mit dem Wert 10011 zu bilden.

Subtraktion

Bei der Subtraktion sind die Vorgänge ähnlich, aber die Ergebnisse andere, da das vorher auf der Leitung 213 vorliegende Signal nun auf der Leitung 214 vorhanden ist und die dezimale Modifizierschaltung 21 veranlaßt, jedes ihr zugeführte Bit zu invertieren.

Der numerische Teil 0101 des Operanden A4A3A2Al im Addendenregister26 wird direkt dem binären Addierwerk 20 zugeführt, während der numerische Teil 0100 des OperandenB4B3B2B1 im Augendenregister 27 der dezimalen Modifizierschaltung 21 zugeleitet wird, die ihn in 1011 invertiert. Das binäre Addierwerk 20 erhält zwei Zeichen A4 A3 A2 Al (0101) und BE4BE3BE2BE1 (1011) und einen 1-Bit-Eingangsübertrag Ü_ein über die Leitung 214. Daher erscheint am Ausgang des binären Addierwerks 20 der Wert 54535251 (0001) und der 1-Bit-Ausgangsübertrag Ü_aus auf der Leitung 212. Das dezimale Korrekturwerk 22, das ein 1-Bit über die Leitung 212 empfängt, leitet lediglich das Ausgangssignal 54535251 (0001) des binären Addierwerks 20 unverändert zu den Stellen R4R3R2R1 des Resultatregisters 29 weiter.

Die gleichzeitig arbeitenden dezimalen Prüfschaltungen 12 erzeugen entsprechend dem im Resultatregister 29 gespeicherten Resultat ein Paritätsbit PR.

Die Paritätsmodifizierschaltung 23, die die Bitstellen B 3 und B 2 (1 bzw. 0) überwacht, bewirkt die unveränderte Weiterleitung des Wertes 0 des Paritätsbits PB als Paritätsbit PBE (WertO) zu der binären Paritätsvorhersage- und -prüfschaltung 24. Die Schaltung 24 prüft A4A3A2A1PA (01011) und BE4BE3BE2BE1PBE (10110) und zeigt durch ein 1-Bit auf Leitung 17 an, daß kein Fehler vorliegt. Dieselben Eingangswerte und das 1-Bit auf der Leitung 214 erzeugen ein Paritätsbit PS des Wertes 0 entsprechend dem Wert 0001 der Summe 54535251 des binären Addierwerks 20. Das Paritätskorrekturwerk 25 verwendet das Paritätsbit PS (WertO) und die Summenwerte 54, 53 und 52 des binären Addierwerks 20 (0, 0 bzw. 0), um das Paritätsbit PR (Wert 0) entsprechend dem Resultat 0001 im Resultatregister 29 zu bilden.

II. Detaillierte Beschreibung des Aufbaus
Bauelemente

Obwohl die in den Fig. 3A, 3B, 4A, 4B, 4C und 5 gezeigten logischen Teilschaltungen bekannt sind, seien die hier verwendeten Begriffe kurz erläutert.

ODER-Schaltungen, die mit dem Buchstaben O bezeichnet sind, weisen ein 1-Bit-Ausgangssignal auf, wenn auf irgendeiner ihrer Eingangsleitungen ein 1-Bit vorliegt. Inverterschaltungen, mit dem Buchstaben / bezeichnet, weisen ein 1-Bit-Ausgangssignal auf, wenn dem Eingang ein O-Bit zugeführt wird, und ein O-Bit-Ausgangssignal, wenn dem Eingang ein 1-Bit zugeführt wird. Exklusive ODER-Schaltungen, dargestellt durch das Symbol, weisen nur dann ein 1-Bit-Signal am Ausgang auf, wenn die beiden Eingangssignale voneinander verschieden sind; sie erzeugen ein O-Bit-Ausgangssignal, wenn beide Eingangssignale entweder O-Bits oder 1-Bits sind. UND-Schaltungen, bezeichnet durch das Zeichen &, erzeugen nur dann ein 1-Bit-Ausgangssignal, wenn alle Eingangssignale 1-Bits sind.

Wie es F i g. 5 zeigt, besitzen einige UND-Schaltungen Sperreingänge, dargestellt durch einen Halbkreis anstatt des üblichen Pfeils. Solche UND-Schaltungen erzeugen nur dann ein 1-Bit-Ausgangssignal,

ίο wenn auf allen durch einen Pfeil gekennzeichneten Eingangsleitungen 1-Bits vorliegen und auf allen durch Halbkreise gekennzeichneten Sperreingängen O-Bits vorliegen. Zum Beispiel erzeugt die UND-Schaltung 51 nur dann ein 1-Bit-Signal auf der Ausgangsleitung 54, wenn ein 1-Bit-Signal auf Eingangsleitung 52 und ein O-Bit-Signal auf Eingangsleitung 53 vorliegt. Wie ebenfalls aus F i g. 5 hervorgeht, ist der Sperreingang das Äquivalent für eine in eine Eingangsleitung eingefügte Inverterstufe. Daher kann die UND-Schaltung 51 auch als UND-Schaltung 55 gezeichnet werden, wenn an die Stelle des Eingangs 53 der UND-Schaltung 51 eine Inverterstufe 56 tritt. Die Inverterstufe 56 sendet ein 1-Bit zum Eingang 58 der UND-Schaltung 55, wenn ein O-Bit auf Leitung57 vorliegt. Daher entsteht genau wie bei der UND-Schaltung 51 nur dann ein 1-Bit-Signal auf Leitung 510, wenn ein 1-Bit auf Leitung 59 und ein O-Bit auf Leitung 57 vorliegt.

Dezimale Modifizierschaltung (Fig. 3A)

Fig. 3A ist ein Blockschaltbild der dezimalen Modifizierschaltung 21. Da die dezimale Modifizierschaltung 21 die Funktion hat, eine Füllziffer zu einem der Operanden zu addieren, in diesem Fall zum Operanden B, kann jede von vielen bekannten Schaltungen verwendet werden. Die hier gezeigte Schaltung für die dezimale Modifizierschaltung 21 gestattet es dem dezimalen Addierwerk 11, binärdezimal verschlüsselte Zeichen zu addieren oder zu subtrahieren oder rein binäre Zahlen zu verarbeiten. Ein Signal auf der Leitung 213 veranlaßt die dezimale Modifizierschaltung 21, den Wert 6 (0110) zu der Eingangszahl B 453B2Bl zu addieren und so den Ausgangswert BE4BE3BE2BE1 zu bilden. Ein 1-Bit auf der Leitung 214 veranlaßt die dezimale Modifizierschaltung 21, die Bits des Eingangssignals B4B3B2B1 bei der Bildung des Ausgangssignals BE4BE3BE2BE1 zu invertieren (Einerkomplement). Die einfache Inversion genügt, weil das Neunerkomplement einer Zahl plus 6 gleich dem Einerkomplement der Zahl ist. Wenn statt dessen ein 1-Bit auf der Leitung 215 vorliegt, wird die Eingangszahl B4B3B2B1 unverändert zu den Ausgangen BE4BE3BE2BE1 weitergeleitet.

Die UND-Schaltungen 32, 33, 34 und 35 werden betätigt, wenn ein 1-Bit-Signal auf der Leitung 215 vorliegt, und übertragen die Eingangszahl auf den Leitungen B 4, B 3, B 2 und Bl über die ODER-Schaltungen 315, 316, 317 und 318 direkt zu den Ausgangsleitungen BE4, BE3, BE2 und BEI.

Wenn jedoch ein 1-Bit-Signal auf der Leitung 213 vorliegt, übertragen die UND-Schaltungen 36, 37, 38, 39 und 310 die EingangszahlB4, B3,B2 und Bl zu den ODER-Schaltungen 315, 316, 317 und 318 in der Weise, daß der Wert 6 (0110) zu den auf den Leitungen B4,B3,B2 und Bl vorliegenden Signalen addiert wird.

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Wenn dagegen ein 1-Bit auf der Leitung 214 vorliegt, invertieren die UND-Schaltungen 311, 312, 313 und 314 die auf den Eingangsleitungen B 4, 53, 52 und Bl vorliegenden Signale und leiten sie über die ODER-Schaltungen 315, 316, 317 und 318 zu den Ausgangsleitungen BE4, BE3, BE2 und BEI weiter.

Dezimales Korrekturwerk (F i g. 3 B)

Funktion der Bits S3 und Bl des Operanden B und der Operationen der dezimalen Modifizierschaltung 21, die durch Signale auf den Steuerleitungen 213, 214 und 215 angezeigt sind. Wenn z. B. auf der Leitang 215 ein Signal vorliegt, welches anzeigt, daß die dezimale Modifizierschaltung 21 nicht benutzt wird, um den Operanden B zu verändern, gleicht das Paritätsbit PBE dem ursprünglich zugeführten Paritätsbit PB.

Während der binär-dezimalen Addition, die durch ein Signal auf der Leitung 213 angezeigt wird, prüfen die UND-Schaltungen 45 und 46 das Paritätsbit PB direkt sowie seine in der Inverterstafe 41 invertierte Form und die der UND-Schaltung 42 zugeführten

Das dezimale Korrekturwerk 22 subtrahiert den Wert 6 (0110) von den Ausgangswerten 54, 53, 52 und 51 des binären Addierwerks 20, wenn der Ausgangsübertrag Ü_aus des Addierwerks auf Leitung 212 ein O-Bit ist. Wenn der Ausgangsübertrag ein 1-Bit

ist, leitet das dezimale Korrekturwerk 22 die Signale 15 Operandenbits B 3 und Bl. Die Ausgangssignale der auf den Eingangsleitungen 54, 53, 52 und 51 zu UND-Schaltungen 45 und 46 werden der ODER-den AusgängenR4, RZ, Rl und Rl unverändert Schaltang 47 zugeführt, deren Ausgangssignal das weiter. Wenn das dezimale Addierwerk 11 für binäre modifizierte Paritätsbit PBE darstellt.
Operationen verwendet wird, was durch ein 1-Bit Wenn durch ein Signal auf der Leitung 214 die

auf der Leitung 215 bewirkt wird, werden die Signale 20 binär-dezimale Subtraktion angezeigt wird, gelangt auf den Leitungen 54, 53, 52 und 51 ebenfalls un- das Paritätsbit PS durch die UND-Schaltung 44 zu verändert zu den Ausgangsleitungen R4, R3, Rl der ODER-Schaltung 47, und das entstehende Paribzw. Rl weitergeleitet. tätsbitPBIs gleicht dem ursprünglichen Paritätsbit

Die UND-Schaltangen 321 bis 324 und die ODER- PB. Während der Subtraktion findet keine Verände-Schaltangen 331, 332 und 333 sind so angeordnet, 35 rung zwischen PB und PBE statt, weil durch die daß sie den Wert 6 (0110) von den gerade am Ein- Umkehrung all seiner Bits ein 4-Bit-Zeichen seine gang 54, 53, 52 und 51 vorliegenden Signalen sub- Parität nicht ändert.

trahieren. Wenn angenommen wird, daß das Aus- Wenn eine binäre Operation durch ein Signal auf

gangsübertragungssignal Ü_aus auf Leitung 212 ein der Leitung 215 angezeigt wird, wird die UND-Schal-O-Bit ist, werden die UND-Schaltangen 321,322, 323 30 tang 43 durchlässig, und das Paritätsbit PB gelangt und 324 alle wirksam, um Signale auf den Eingangs- zu der ODER-Schaltung 47, an deren Ausgang das leitungen 54, 53, 52 über die ODER-Schaltungen
331, 332 und 333 zu den entsprechenden Ausgangsleitungen R4, A3 und Rl weiterzuleiten. Der Eingang 51 ist direkt mit dem AusgangRl verbunden, 35
da die Eingangsbitstelle 51 durch die Subtraktion
des Wertes 6 nicht betroffen wird.

Wenn das Übertragungsausgangssignal Ü_aus des binären Addierwerks 20 auf der Leitung 212 ein 1-Bit

ist, leiten die UND-Schaltungen 325, 326 und 327 40 tang 419 prüft sowohl den ursprünglichen Operanden die Signale auf den Leitungen 54, 53 und 52 zu den A4A3A1A1 und sein ParitätsbitPA als auch den ODER-Schaltungen 331, 332 und 333 weiter. Die modifizierten Operanden BE4BE3BElBEl und Signale auf den Leitungen R4, R3, Rl und Rl sein ParitätsbitPBE, um zu bestimmen, ob die Begleichen also den ursprünglich den Leitungen 54, ziehung zwischen den Operandbits und dem Paritäts-53, 52 und 51 zugeführten Signalen, wobei das 45 bit richtig oder falsch ist. Die binäre Paritätsprüf-Signal auf 51 direkt zum Ausgang Rl weitergeleitet schaltung 419 arbeitet immer gleich, unabhängig dawird. von, welche Operation im dezimalen Addierer 11

Die vorgenannten Funktionen sind abhängig von ausgeführt wird. Der Grundgedanke der Schaltung einem O-Bit auf der Leitung215 (Anzeige für eine nach Fig. 4B besteht darin, daß die exklusive nichtbinäre Operation), wodurch die UND-Schaltan- 50 ODER-Verknüpfung der Bits eines Operanden (im gen 321 bis 324 betätigt werden. Falls auf der Lei- Fall der ungeraden Parität) einen invertierten Paritung 215 ein 1-Bit vorliegt, das anzeigt, daß binäre tätsbitwert ergibt. Daher kann ein Fehler in einem Operationen auszuführen sind, werden die UND- Operanden (z. B. B) leicht dadurch festgestellt wer-Schaltangen 321 bis 324 gesperrt, und die UND- den, daß das Ergebnis der exklusiven ODER-Ver-Schaltungen 328, 329 und 330 leiten die Signale auf 55 knüpfung des invertierten Operanden (vorhergesagte den Leitungen 54, 53, 52 über die ODER-Schaltun- Parität ΡΈΕρ) und seines Paritätsbits PBE auf das gen 331, 332 und 333 weiter. Die Ausgangssignale Vorliegen eines 1-Bits überwacht wird. Da der auf den LeitungenR4, A3, Rl und Rl gleichen Grundgedanke in verschiedener Weise abgewandelt den ursprünglichen Eingangssignalen auf den Lei- werden kann und es für jede Abwandlung mehrere tangen54, S3, S2 und 51, wobei das Signal auf der 60 Realisierungsmöglichkeiten gibt, stellt die in Fig. 4B

Paritätsbit PBJS, das dem ursprünglichen Paritätsbit PB gleicht, erscheint.

Binäre Paritätsvorhersage- und -prüfschaltung

(Fig. 4B)
Binäre Paritätsprüfschaltang

Die in Fig. 4B gezeigte binäre Paritätsprüfschal-

Leitang 51 unverändert zum Ausgang Rl übertragen wird.

Paritätsmodifizierschaltang (Fig. 4A)

Die Paritätsmodifizierschaltang 23 übernimmt das Eingangsparitätsbit PB des Operanden B und modifiziert es so, daß ein Paritätsbit PBE entsteht als

gezeigte binäre Paritätsprüfschaltang 419 nur eine Möglichkeit zum Erzielen der gewünschten Ergebnisse dar.

Die exklusiven ODER-Schaltungen 411 und 413, die die OperandenbitsA4, A3, Al und Al überwachen, sind an die exklusive ODER-Schaltung 415 angeschlossen, die an ihrem Ausgang ein invertiertes vorhergesagtes Paritätsbit TÄp erzeugt. Dieses vor-

hergesagte Paritätsbit TÄp wird mit dem ursprünglichen Paritätsbit PA, das mit dem Operanden A zugeführt worden ist, in der exklusiven ODER-Schaltung 417 verglichen. Da bei Fehlerfreiheit das Paritätsbit PA das Gegenteil von TÄp ist, führt die exklusive ODER-Schaltung 417 der UND-Schaltung 418 ein 1-Bit zu. Wenn kein anderer Fehler vorliegt, erscheint auf der mit dem Ausgang der UND-Schaltung verbundenen Leitung 17 ein Signal, das anzeigt, daß kein Fehler vorliegt {Fehler).

Der jetzt durch Signale auf den Leitungen BE4, BE3, BEI, BEI und PBE dargestellte modifizierte ursprüngliche Operand B wird ebenso wie der Operand^ behandelt. Die exklusiven ODER-Schaltungen 410, 412 und 414 verknüpfen die Operandenbits BEI, BE2, BE3 und BE4, um ein invertiertes vorhergesagtes Paritätsbit PBEp zu bilden. Dann verknüpft die exklusive ODER-Schaltung 416 das invertierte Paritätsbit TBEp mit dem modifizierten Paritätsbit PBE, das von der Paritätsmodifizierschaltung23 geliefert wird. Das Ausgangssignal der exklusiven ODER-Schaltung 416, das korrekterweise ein 1-Bit sein muß, gelangt über die UND-Schaltung 418 auf die Leitung 417 und zeigt, wenn kein Fehler im Operanden^ vorliegt, an, daß kein Fehler vorhanden ist (Fehler).

Binäre Paritätsvorhersageschaltung

In Fig. 4B ist außerdem eine binäre Paritätsvorhersageschaltung 420 dargestellt. Diese hat den Zweck, ein Paritätsbit PS zur Verwendung mit der binären Summe 54535251 der Operanden A4 A3 Al Al und BE4BE3BE2BE1 und des Eingangsübertrags Ü_ein vorherzusagen. Es gibt viele Möglichkeiten, eine Parität für eine binäre Summe von zwei Operanden und einem Übertrag vorherzusagen, und der hier gezeigten liegt im wesentlichen eine Imitation des binären Additionsverfahrens zugrunde, wobei die binäre Summe den Eingangssignalen der exklusiven ODER-Schaltungen 435 und 436 entspricht.

Während binär-dezimaler und rein binärer Operationen im binären Addierwerk 20 empfängt dieses keinen Eingangsübertrag Ü_ein, aber wenn ein binärdezimal verschlüsselter Operand in Einerkomplementform dem binären Addierwerk 20 zugeführt wird, liefert die Eingangsleitung 214 einen Eingangsübertrag, um den Operanden in die Zweierkomplementform zu bringen.

Für jede Stelle der Operanden A und B ist ein Volladdierwerk, bestehend aus zwei Halbaddierwerken, vorgesehen, um eine binäre Summe und einen Übertrag als Funktion der Operandenbits für die betreffende Stelle und des Übertrags aus der vorhergehenden Stelle zu bilden. Jedes Stellenpaar von entsprechenden Operandenbits wird über das Kabel 49 einem ersten Halbaddierwerk, bestehend aus einer exklusiven ODER-Schaltung und einer UND-Schaltung, zugeführt. Das Ausgangssignal (Halbsumme) der exklusiven ODER-Schaltung wird dann dem Eingang eines zweiten, demselben Stellenpaar zugeordneten Halbaddierwerks zugeführt, und diesem zweiten Halbaddierwerk wird außerdem ein Übertrag aus einer vorhergehenden Stelle zugeleitet. Die Ausgangssignale der UND-Schaltungen der beiden Halbaddierwerke jeder Stelle werden einer ODER-Schaltung zugeleitet, um einen Übertrag zur nächsten Stelle zu bilden. UND-Schaltungen oder ODER-Schaltungen brauchen für die Halbaddierwerke der letzten Stelle und für das zweite Halbaddierwerk in der ersten Stelle nicht vorgesehen zu werden. Die beiden Halbaddierwerke für jede Stelle erzeugen binäre Summen, die in einer exklusiven ODER-Schaltung verknüpft werden, um ein entsprechendes invertiertes Paritätsbit vorherzusagen.
Die Schaltungen 421, 422, 423, 424, 425, 426 und

ίο 427 bilden einen ersten Satz von Halbaddierwerken zum Verarbeiten der beiden Eingangsoperanden A4 A3 Al Al und BE4BE3BE1BE1. Die Schaltungen 428, 429, 430, 431, 432, 433, 434 und 447 bilden einen zweiten Satz von Halbaddierwerken und Schaltungen zur Kombination der Überträge, die die Ausgangssignale der ersten Halbaddierwerke und das Signal auf der c-Leitung214 verarbeiten, um binäre Summensignale zu erzeugen. Die binären Summensignale werden den exklusiven ODER-Schaltungen 435 und 436 und dann der exklusiven ODER-Schaltung 437 sowie dem Inverter 438 zugeführt, um ein Paritätsbit PS zu bilden, das der vom binären Addierwerk 20 gelieferten binären Summe 54535251 entspricht.

Paritätskorrekturwerk (Fig. 4C)

In Fig.4C ist ein Paritätskorrekturwerk25 dargestellt. Es modifiziert das Paritätsbit PS der binären Summe 54535251 entsprechend den Operationen, die in dem dezimalen Korrekturwerk 22 ausgeführt werden, um ein korrektes Paritätsbit PR des binärdezimal verschlüsselten ResultatesR4R3R1 Rl zu erstellen. Die Modifikation geschieht, indem drei der binären Summenausgänge 54, 53 und 52 als Funktion der durch die Steuerleitungen 213, 214 und 215 angezeigten Operationsart abgefragt werden. Zum Beispiel verändert während binärer Operationen (Signal auf Leitung 215) das dezimale Korrekturwerk 22 die binäre Summe 54535251 nicht, und daher ist das dezimale Paritätsbit PR gleich dem Paritätsbit PS.

Wenn eine binär-dezimale Addition ausgeführt worden ist, werden die UND-Schaltungen 441 und 443 durch ein Signal auf der Leitung 213 beaufschlagt, um das Paritätsbit PS als auch das durch den Inverter 438 invertierte Paritätsbit PS abzufragen und um die Summenbits 54, 53 und 52 über eine UND-Schaltung 439 abzufragen. Die Ausgangssignale der UND-Schaltungen 441 und 443 werden der ODER-Schaltung 445 zugeführt, über die das Paritätsbit PR auf die Leitung 15 gelangt.

Bei einer binär-dezimalen Subtraktion werden die UND-Schaltungen 440 und 442 durch ein Signal auf der Leitung 214 beaufschlagt, um das Paritätsbit PS und die Bits 54, 53, 52 der ODER-Schaltung 445 zuzuführen und so das Paritätsbit PR auf die Leitung 15 zu geben.

Falls ein Signal auf der Leitung 215 eine binäre Operation anzeigt, gelangt das Paritätsbit PS über

die UND-Schaltung 444 und die ODER-Schaltung 435 auf die Leitung 15, die ein Paritätsbit PR weiterleitet, das dem ursprünglichen Paritätsbit PS gleicht.

III. Genaue Beschreibung der Wirkungsweise

Die Wirkungsweise der Erfindung wird an Hand der Figuren für zwei Operanden^4A3A2AlPA (01011) und B4B3B1B1PB (01000) beschrieben, wie es allgemein im Abschnitt I erläutert worden ist;

für die verschlüsselte dezimale Addition wird das ResultatR4R3R2R1PR (10011) erlangt, während das Resultat der binär-dezimalen Subtraktion die Difierenz R4R3R2R1PR (00010) ist. In jedem Fall werden die Operationen des dezimalen Addierwerks 11 vor denen der dezimalen Prüfschaltung 12 beschrieben, obwohl tatsächlich beide gleichzeitig arbeiten.

Dezimale Addition (r = 1-Bit)

Gemäß Fig. 2A erscheint ein 1-Bit auf der Leitung 213 und zeigt damit an, daß eine binär-dezimale Addition ausgeführt werden soll. Das Addendenregister 26 enthält die Werte 01011 (dezimale 5) und das Augendenregister 27 die Werte 01000 (dezimale 4).

Auf den EingangsleitungenB4, 53, 52 und BX der dezimalen Modifizierschaltung 21 (Fig. 3A) befinden sich die Werte 0, 1, 0 bzw. 0. Da sich ein 1-Bit auf Leitung 213 befindet, erzeugen die UND-Schaltungen 36, 37, 38, 39 und 310 die Ausgangssignale 1, 0, 0, 1 und 0. Infolgedessen liefern die ODER-Schaltungen 315, 316, 317 und 318 einen modifizierten Operanden BE4BE3BE2BE1 mit dem Wert 1010 (4 + 6 = 10).

Dem binären Addierwerk 20 wird der Operand A 4 A 3 A 2Al mit dem Wert 0101 über das Kabel 210 und der abgewandelte OperandBE4BE3BE2BEI mit dem Wert 1010 über das Kabel 211 zugeführt. Infolgedessen bildet das binäre Addierwerk 20 eine binäre Summe54535251 mit dem Wert 1111 (15). Auf der Leitung 212 tritt kein Ausgangsübertrag Ü_aas auf.

Das dezimale Korrekturwerk 22 (F i g. 3 B) empfängt die binäre Summe 54535251 mit dem Wert 1111. Da der Ausgangsübertrag Ü_aus auf der Leitung 212 ein 0-Bit ist, liefern die UND-Schaltungen 321, 322, 323 und 324 die Ausgangssignale 1, 0, 0 und 0, die den ODER-Schaltungen 331, 332 und 333 zügeführt werden. Die Eingangsleitung 51 sendet ein 1-Bit direkt zur Leitung Al. Infolgedessen liefert das dezimale Korrekturwerk 22 ein binär-dezimal verschlüsseltes Resultat R4R3R2R1 mit dem Wert 1001 (15 — 6 = 9) zum Resultatregister 29.

Gleichzeitig haben die dezimalen Prüfschaltungen 12 (Fig. 2B) gearbeitet.

Die in Fig. 4A gezeigte Paritätsabwandlungsschaltung 23 überwacht die Stellen PB, B 3 und J52 des Operanden B, die die Werte 0, 1 und 0 haben. Da ein Signal auf der Leitung213 vorhanden ist, führen die UND-Schaltungen 45 und 46 ein 0-bzw. ein 1-Bit der ODER-Schaltung 47 zu, so daß ein 1-Bit auf der Leitung PBE erscheint.

und veranlassen die UND-Schaltung 418, ein 1-Bit auf die Leitung 17 zu geben, das anzeigt, daß kein Fehler vorliegt (Fehler). Der binären Paritätsvorhersageschaltung 420 wird über das Kabel 49 der Operand A4A3A2A1 mit dem Wert 0101 und der Operand BE4BE3BE2BE1 mit dem Wert 1010 sowie ein 0-Bit auf der Leitung 214 zugeführt. Die Schaltungen 421, 422, 423, 424, 425, 426 und 427 liefern die Ausgangswerte 1,1, 0,1, 0,1 und 0. Daher erzeugen die Schaltungen 428, 429, 430, 431, 432 433, 434 und 447 folgende Ausgangswerte: 1, 1, 0, 0_s 1,0, 0 und 1. Die exklusiven ODER-Schaltungen 435, 436 und 437 erzeugen jede ein O-Bit, das durch den Inverter 448 in einen 1-Bit-Wert für das Paritätsbit PS verwandelt wird.

Das Paritätskorrekturwerk 25 überwacht das Paritätsbit PS (1-Bit) und die binären Summenbits 54, 53 und 52, die die Werte 1, 1 und 1 haben. Gemäß Fig. 4C beaufschlagt ein Signal auf Leitung 213 die UND-Schaltungen 441 und 443, die ein 0- bzw. 1-Bit abgeben. Infolgedessen wird ein Paritätsbit PR mit dem Bitwert 1 zum Resultatregister 29 geschickt, das damit ein binär-dezimal verschlüsseltes Resultat R4R3R2R1PR mit derm Wert 10011 (9) enthält.

Dezimale Subtraktion (K = 1-Bit)

Bei einer binär-dezimalen Subtraktion erscheint ein 1-Bit auf der Leitung 214 in Fig. 2A und 2 B. Durch die Subtraktion wird der Operand A4 A3 A2 AlPA mit dem Wert 01011 (5) mit dem Operanden B4B3B2B1PB mit dem Wert 01000 (4) zu dem binär-dezimal verschlüsselten Resultat R4R3R2R1PR mit dem Wert 00010 (1) kombiniert.

Was die dezimale Modifizierschalrang 21 (Fig. 3A) betrifft, so wird der Eingangswert 0100 infolge des Signals auf der Leitung 214 den UND-Schaltungen 311, 312, 313 und 314 zugeführt, die den invertierten Wert 1011 den ODER-Schaltungen 315, 316, 317, 318 zuführen, um einen modifizierten Operanden BE4BE3BE2BE1 mit dem Wert 1011 zu bilden.

Das binäre Addierwerk 20 addiert den Operanden A4A3A2Al mit dem Wert 0101, den modifizierten Operanden BE4BE3BE2BE1 mit dem Wert 1011 und einen Eingangsübertrag Ü_ein in Form eines 1-Bits auf der Leitung214 und bildet so eine binäre Summe 54535251 mit dem Wert 0001 und einem Ausgangsübertrag Ü_aus in Form eine 1-Bits auf Leitung 212.

Das dezimale Korrekturwerk22 (Fig. 3B) leitet die binäre Summe 54535251 mit dem Wert 0001 durch die UND-Schaltungen 325, 326 und 327 und über eine vom Eingang 51 kommende Leitung zu den

Der binären Paritätsvorhersage-und-prüfschaltung 55 Ausgängen A4, R3, R2 und Rl, ohne sie zu ver-

Ad Ifld id d biädil

24 wird der ursprüngliche Operand/14 A 3 A 2 AIPA mit dem Wert 01011 und der abgewandelte Operand BE4BE3BE2BE1 sowie das abgewandelte Paritätsbit PBE, die zusammen den Wert 10101 haben, zügeleitet. Gemäß Fig. 4B erzeugen in der binären Paritätsprüfschaltung 419 die exklusiven ODER-Schaltungen 410, 411, 412 und 413 die Bits 1, 1, 1 bzw. 1. Daher erzeugen die exklusiven ODER-Schaltungen und 415 ein O-Bit-Signal auf der Leitung ΡΈΕ ρ bzw. ein O-Bit-Signal auf Leitung P~Äp. Die exklusiven ODER-Schaltungen 416 und 417 vergleichen diese invertierten vorhergesagten Paritätswerte mit den tatsächlichen Paritätsbits (PBE = 1 und PA = T) ändern. Infolgedessen wird das binär-dezimal verschlüsselte Endresultat mit dem Wert 0001 in das Resultatregister 29 eingeführt.

Die dezimalen Prüf schaltungen 12 (Fig. 2B) sind gleichzeitig in Betrieb gewesen und senden daher zur gleichen Zeit das Paritätsbit PR zum Resultatregister 29.

Die Paritätsmodifizierschaltung 23 (Fig. 4A) führt das Paritätsbit PB mit dem WertO der UND-Schaltung 44 zu, deren Ausgang mit der ODER-Schaltung verbunden ist, so daß das entstehende, modifizierte Paritätsbit PSjB ebenso wie das ursprüngliche Paritätsbit PB den Wert 0 hat.

Die binäre Paritätsvorhersage- und -prüfschaltung 24 (F i g. 4 B) nimmt das abgewandelte Paritätsbit PBE, den abgewandelten Operanden BE4BE3BE2BE1, das ParitätsbitPA und den Operanden A4A3A2A1 auf. In Fig. 4B werden, von links nach rechts gesehen, den Eingängen der binären Paritätsprüfschaltung 419 folgende Werte zugeführt: 1001100111. Infolgedessen werden den exklusiven ODER-Schaltungen 416 und 417 die invertierten vorhergesagten Paritätsbit PBEp mit dem Wert 1 und "FÄp mit dem Wert 0 zugeführt. Da PBE ein O-Bit und PA ein 1-Bit ist, liefern beide exklusiven ODER-Schaltungen 416 und 417 ein 1-Bit zu der UND-Schaltung 418, die auf Leitung 17 anzeigt, daß kein Fehler vorliegt (FeHIeF). Die Schaltungen 421 bis 427 in der binären Paritätsvorhersageschaltung 420 empfangen Signale über das Kabel 49 aus in folgender Reihenfolge, von links nach rechts gesehen: 01101001011111. Infolgedessen erhalten die Schaltungen 428 bis 434 und 447 folgende Signale (von links nach rechts gesehen): 1111111011111001. Die exklusiven ODER-Schaltungen 435, 436 und 437 schicken ein 1-Bit zu dem Inverter 448, der ein Paritätsbit PS mit dem Wert 0 bildet.

Das Paritätskorrekturwerk25 (Fig. 4C) nimmt das Paritätsbit PS mit dem WertO und die Signale auf den Leitungen 54, 53 und 52 mit den Werten 0, 0 und 0 auf. Da ein Signal auf der Leitung 214 vorhanden ist, erzeugen die UND-Schaltungen 440 und 442 beide O-Bit-Ausgangssignale. Daher erscheint am Ausgang der ODER-Schaltung 445 ein O-Bit, das über die Leitung 15 zu der Stelle für das Paritätsbit PR das Resultatregister 29 weitergeleitet wird.

Das Resultatregister 29 enthält daher das binärdezimal verschlüsselte Resultat R4R3R2RlPR mit dem Wert 00010 (1).

Im vorstehenden ist eine verbesserte arithmetische Prüfanordnung beschrieben worden, bei der binäre Additionsschaltungen und binäre Paritätsprüfschaltungen binär-dezimal verschlüsselte Zahlen verarbeiten. Ein binäres Addierwerk bildet ein binär-dezimal verschlüsseltes Resultat aus zwei binär-dezimal verschlüsselten Zahlen unter der Verwendung von Füllziffern. Eine binäre Paritätsvorhersage- und -prüfschaltung prüft die binär-dezimal verschlüsselten Eingangszeichen und sagt ein Paritätsbit für die binär-dezimal verschlüsselten Endresultate in Verbindung mit neuartigen Modifizierschaltungen und Korrekturwerken vorher.

Der hier benutzte Exzess-6-Code braucht nicht so verwendet zu werden, sondern es kann z. B. auch der Exzess-3-Code verwendet werden, und an Stelle der binär-dezimalen Zeichen können biquinäre oder nach dem 2-aus-5-Code verschlüsselte Zeichen benutzt werden. Weiter könnte an Stelle der hier verwendeten ungeraden auch eine gerade Parität benutzt werden. Die Zeichen brauchen nicht parallel eingegeben zu werden, sondern Serienschaltungen sind ebensogut geeignet.

60

Claims (2)

Patentansprüche:

1. Paritätsprüfschaltung für ein sowohl rein binär-dezimal arbeitendes Addierwerk, dem der erste der beiden entweder binär-dezimal oder rein binär verschlüsselten und mit Paritätsbits versehenen Operanden direkt aus dem Operandenregister und der zweite Operand über eine dezimale Modifizierschaltung zugeführt wird, in der er für die Verarbeitung in dem binären Addierwerk modifiziert wird, dessen Ausgänge mit einem dezimalen Korrekturwerk verbunden sind, welches das Resultat in binär-dezimaler oder rein binärer Form liefert, gekennzeichnet durch eine abhängig von der Operandenverschlüsselung und der auszuführenden Operation (Addition bzw. Subtraktion) gesteuerte Paritätsmodifizierschaltung (23 in Fig. 2B), die mit der Paritätsbitstelle (PB in Fig. 2A) und ausgewählten numerischen Stellen (B3, B2 in Fig. 2A) des Registers (27) für den zweiten Operanden verbunden ist und ein dem in der dezimalen Modifizierschaltung (21 in Fig. 2A), die ebenfalls abhängig von der Operandenverschlüsselung und der auszuführenden Operation steuerbar ist, modifizierten Operanden entsprechendes Paritätsbit erzeugt, deren Ausgang mit einer an sich bekannten Paritätsvorhersage- und -prüfschaltung (17 in Fig. 2B) verbunden ist, die abhängig von der auszuführenden Operation steuerbar ist und die auch mit den Ausgängen des Operandenregisters (26 in Fig. 2A) für den ersten Operanden und mit den Ausgängen der dezimalen Modifizierschaltung verbunden ist und bei Übereinstimmung des modifizierten Operanden mit dem in der Paritätsmodifizierschaltung modifizierten Paritätsbit und des ersten Operanden mit seinem Paritätsbit an einem ersten AusAusgang (17 in Fig. 2B) ein Signal liefert, das Fehlerfreiheit anzeigt, und an einem zweiten Ausgang (PS) ein Signal erzeugt, welches das Paritätsbit für das von dem Addierwerk gelieferte Resultat darstellt und das dem Eingang (PS) eines ebenfalls abhängig von der Operandenverschlüsselung und der auszuführenden Operation steuerbaren Paritätskorrekturwerks (25 in Fig. 2B) zugeleitet wird, dessen weitere Eingänge mit ausgewählten Ausgängen (54, 53, 52 in Fig. 2A) des Addierwerks verbunden sind, so daß an seinem Ausgang ein Paritätsbit erscheint, das dem im abhängig von der Operandenverschlüsselung steuerbaren dezimalen Korrekturwerk erscheinenden Resultat entspricht.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Paritätsmodifizierschaltung, das Paritätskorrekturwerk, die Paritätsvorhersage- und -prüfschaltung sowie das dezimale Addierwerk Steuereingänge (r, k, b) besitzen, über die sie entsprechend der durchzuführenden arithmetischen Operationen (r — dezimale Addition, k = dezimale Subtraktion, b = binäre Addition) beeinflußt werden.

In Betracht gezogene Druckschriften:
USA.-Patentschriften Nr. 2 914 248, 3 063 636,
078 039;

A. P. Speiser, »Digitale Rechenanlagen«, Springer-Verlag, 1961, S. 223;

IBM Technical Disclosure Bulletin, Vol. 4, Nr. 12, Mai 1962, S. 59 bis 61.

Hierzu 2 Blatt Zeichnungen

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