DE2538329A1 - Additionssteuersystem - Google Patents

Description

PATENTANWALTS DR. CLAUS REINLÄNDER DIPL.-ING. KLAUS BERNHARDT

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Limited 2538329

No.1015» Kamikodanaka Nakahara-ku, Kawasaki Japan'"

Additionssteuersystem

Priorität: 5. September 1974 Japan 102217/1974-

Es wird ein System zum Steuern der Addition von mit Vorzeichen versehenen binären Zahlen, die mit N Bits der 2-Komplement-Darstellung dargestellt sind, beschrieben, das einen Addierer enthält, der aus einem Übertragssicherstellungsaddierer, einem "Übertragseigengatteraddierer und einem Vorzeichensteuerteil besteht. Wenn ein Addend und ein Augend dem Addierer in der Form von 1-Komplementen zugeführt werden, wird eine Zahl "2" dem Addierer als Korrekturzahl zugeführt.

Die Erfindung betrifft ein Additionssteuersystem und insbesondere ein System zum Steuern der Addition (einschließlich der Subtraktion) von mit Vorzeichen versehenen binären Zahlen, die durch N Bits der 2-Komplement-Darstellung ausgedrückt sind, in dem eine Vorzeichensteuerung eines Addenden und eines Augenden ausgeführt werden kann und eine Zahl "2" als Komplement, das eine komplementäre Addition begleitet, durch Verwendung eines übertragssicherstellungsaddierers und eines Übertragseigengatteraddierers unter Berücksichtigung des Addenden und des Augenden addiert

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werden kann, die beide in der Form von 1 -Komplementen als Ergebnis der Vorzeichensteuerung zugeführt werden.

Bei der Steuerung der Addition von Zahlen, die mit Ή Bits der 2-Komplement-Darstellung mit Vorzeichenbits dargestellt sind, ist es beabsichtigt, die Addition eines Addenden und eines Augenden nach der Vorzeichensteuerung ihrer Werte auszuführen, um plus, minus, absolute Werte oder minus der absoluten Werte zu sein. In diesem Fall ist es notwendig, daß der Addend und der Augend in der Form der Komplemente einem binären Addierer zugeführt

werden. Bei der Steuerung der Addition von Zahlen, die durch N Bits mit Vorzeichenbits dargestellt sind, ist es des weiteren erwünscht, den sich aus der Addition ergebenden Überlaufzustand genau zu bestimmen.

Im Falle einer Operation nach der Vorzeichensteuerung werden beim Stand der Technik der Addend und der Augend in N-Bit-Zahlen der bezeichneten Vorzeichen umgewandelt und dann wird die Operation ausgeführt. Folglich sind viele Schritte für die Operation erforderlich.

Der Erfindung liegt die Aufgabe zugrunde, ein Additionssteuersystem zu schaffen, das den vorstehenden Nachteil nicht aufweist und so ausgebildet ist, daß im Falle der

Zuführung des Addenden und des Augenden in der Form von Λ-Komplementen eine Zahl "2" als ein die Addition begleitendes Komplement unter Verwendung eines Addierers zugeführt wird, der aus einem Übertragssicherstellungsaddierer und einem Ubertragseigengatteraddierer besteht, um sicherzustellen, daß das Ergebnis der Addition richtig wie es ist wird.

Das Additionssteuersystem nach der Erfindung soll die Addition ausführen, nachdem eine Mehrzahl von Bits mit demselben Inhalt wie die oben erwähnten Vorzeichenbits addiert worden ist, um dadurch eine genaue Bestimmung des Überlaufzustands zu ermöglichen.

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Das Additionssteuersystem nach der Erfindung für die Addition von mit Vorzeichen versehenen binären Zahlen, die mit N Bits der 2-Komplement-Darstellung dargestellt werden, enthält einen Vorzeichensteuerteil zur Vorzeichenbestimmung des Addenden und des Augenden und einen Addierer, der aus einem Übertragssicherstellungsaddierer und einem Ubertragseigengatteraddierer besteht, die mit dem vorzeichenbestimmten Addendenwert, dem vorzeichenbestimmten Augendenwert und der Korrekturzahl, welche die komplementäre Addition begleitet, gespeist werden, und ist dadurch gekennzeichnet, daß beim Anlegen des Addenden- und des Augendenwertes in der Form von 1-Komplementen eine Zahl "2" als Korrekturzahl angelegt wird.

Die Erfindung wird beispielhaft anhand der Zeichnung beschrieben, in der sind

Fig. 1 ein Schaltbild zum Erläutern des Aufbaus einer Ausführungsform der Erfindung,

Fig. 1A ein Schaltbild zum Erläutern eines anderen Beispiels eines gemäß Fig. 1 verwendeten Addierers,

Fig. 2, 3 j 4 und 5 Darstellungen zur Erläuterung des Prinzips der Addierprozesses nach der Erfindung und

Fig. 6A, 6B, 7A und 7B Schaltbilder zum Erläutern des Aufbaus des Addierers.

In Fig. 1 bezeichnen 1 ein Register zum Einsetzen eines Augenden, 2 ein Register zum Einsetzen eines Addenden, und 5 1-Komplementiereinrichtungen, 6 einen Ubertragssicherstellungsaddierer, 7 einen Ubertragseigengatteraddierer, 8 ein Register zum Einsetzen des Ergebnisses einer Operation, 9 bis 14 ODER-Gatter, 15 bis 26 UND-Gatter, 27, 28 und 29 Bits zum Bestimmen eines Überlaufs, 30 und 31 NAND-Gatter, S Vorzeichenbits von N-Bit-Daten, 32 und 33 jeweils einen Vorzeichensteuerteil,der aus den ODER-Gattern 9 und 10 und den UND-Gattern 15 bis

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besteht, und einen Vorzeichensteuerteil, der aus den ODER-Gattern 11 und 12 und den UND-Gattern 21 bis 24 besteht, und 34 einen Addierer, der aus dem Überlaufsicherstellungsaddierer 6 und dem Überlaufeigengatteraddierer 7 besteht.

Nachfolgend sind der Augend und der Addend jeweils mit B und G bezeichnet. Gemäß der Erfindung kann das Vorzeichen des Augenden B durch den Vorzeichensteuerteil 32 bezeichnet werden, um B, -B, |Bj oder - |B| ohne Rücksicht darauf zu sein, ob der Augend B plus oder minus ist, und das Vorzeichen des Addenden C kann durch den Vorzeichensteuerteil 33 bezeichnet werden, um C, -C, |C| oder -ICI ohne Rücksicht darauf zu sein, ob der Addend C plus oder minus ist. Das Vorzeichenbit S ist so ausgebildet, daß es z.B. "0" oder "1" in Abhängigkeit davon ist, ob der Augend B und der Addend C plus oder minus sind.

Wenn der Augend B mit dem Vorzeichen B dem Addierer zugeführt wird, ist das Signal B in Pig. 1 eine logische "1", was nachfolgend mit "wahr" bezeichnet ist, und wird der Ausgang a von dem ODER-Gatter 9 zu "1", wodurch der Inhalt des Registers 1 so wie er ist dem Addierer 34 über das UND-Gatter 19 und das ODER-Gatter 13 zugeführt wird. Wenn der Augend B mit dem Vorzeichen -B zugeführt wird, wird das Signal -B "wahr" und wird der Ausgang b von dem ODER-Gatter 10 "1", wodurch der Inhalt des Registers durch die 1-Komplementiereinrichtung 4 zu einem 1-Komplement gemacht wird, das dann dem Addierer 34- zugeführt wird. Wenn der Augend B mit dem Vorzeichen IBI zugeführt wird, wird das Signal |B| "wahr". Wenn der Augend B zu diesem Zeitpunkt plus ist, ist das Vorzeichenbit S "O¹¹ und ist der Ausgang von dem NAND-Gatter 30 "1". Wenn demgemäß der Augend B plus ist, ist der Ausgang a von dem ODER-Gatter 9 "1" und wird das UND-Gatter 19 dadurch eingeschaltet, wodurch der Inhalt des Registers 1 wie er ist dem Addierer 34 zugeführt wird. Wenn der Augend B minus ist, ist der Ausgang b von dem ODER-Gatter 10 "1" und wird

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das UND-Gatter 20 dadurch eingeschaltet, wodurch der Inhalt des Registers 1 dem Addierer 34- in der Form eines 1-Komplements zugeführt wird. Wenn des weiteren der Augend B mit dem Vorzeichen -|B| zugeführt wird, wird das Signal - IBl in Fig. 1 "wahr" gemacht, und wenn der Augend B zu diesem Zeitpunkt plus ist, ist der Ausgang von dem UND-Gatter "1", und wenn der Augend B minus ist, ist der Ausgang von dem UND-Gatter 18 "1". Wenn demgemäß der Augend B plus ist, ist der Ausgang b von dem ODER-Gatter 10 "1" und wird das UND-Gatter 20 dadurch eingeschaltet, wodurch der Inhalt des Registers 1 dem Addierer 34- in der Form eines 1-Komplements zugeführt wird. Wenn der Augend B minus ist, ist der Ausgang a von dem ODER-Gatter 9 "1" und das UND-Gatter 19 wird eingeschaltet, wodurch der Inhalt des Registers 1 so wie er ist dem Addierer 34-zugeführt wird.

Im Falle des Addenden C wird der Inhalt des Registers 2 wie er ist oder in der Form eines 1-Komplements dem Addierer 34- in Abhängigkeit davon zugeführt, ob der Ausgang c von dem ODER-Gatter 11 oder der Ausgang d von dem ODER-Gatter 12 "1" ist, und zwar in derselben Weise, wie oben im Zusammenhang mit dem Augenden B beschrieben worden ist.

Da es Fälle gibt, bei denen der Augend B und der Addend C dem Addierer 34- in der Form von Komplementen zugeführt werden, wird O, +1 oder +2 dem Addierer 34- als Korrekturzahl CN, welche die Addition begleitet, zugeführt, so daß das Ergebnis der Addition richtig sein kann. Die Korrekturzahl CN wird gesteuert, daß sie "0" ist, wenn der Augend B und der Addend C, die dem Addierer 34-zugeführt werden, nicht in der Form von Komplementen sind, um "+1" zu sein, wenn entweder der Augend B oder der Addend C in der Form eines Komplements ist, und "+2" zu sein, wenn der Augend B und der Addend C beide in der Form von Komplementen sind. Die Korrekturzahl CN" kann dem Übertragsicherungsaddierer 6 zugeführt werden, wie

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in Fig. 1 gezeigt ist, kann aber auch dem Übertragseigengatteraddierer 7 zugeführt werden, wie in Pig. 1A gezeigt ist. Das Ergebnis der Operation in dem Addierer 34· wird in das Register 8 eingesetzt.

.Fig. 2 bis 5 sind Darstellungen zum Erläutern einer konkreten Addition. Der Augend B und der Addend C, die jeweils in die Register 1 und 2 eingesetzt sind, werden Jeder mit

N Bits der 2-Komplement-Darstellung mit dem Vorzeichenbit S dargestellt. In Fig.2 sind eine 4—Bit-Zahl und das Vorzeichenbit S beide in der 2-Komplement-Darstellung und in der 1-Komplement-Darstellung gezeigt.

Bei der Addition einschließlich des Vorzeichenbits ist es notwendig, die Anwesenheit oder Abwesenheit eines Überlaufs festzustellen, der sich aus der Addition ergibt, um dadurch zu bestimmen, ob das Ergebnis der Operation ohne Überlauf oder mit Überlauf richtig ist. Zu diesem Zweck werden bei der Erfindung zusätzliche Bits zu dem Addenden und dem Augenden addiert, was nachfolgend beschrieben wird.

Fig. J und 4- dienen der Erläuterung des Prinzips der Bestimmung der Erzeugung eines Überlaufs im Zusammenhang mit 4-Bit-Zahlen.

Bei einer Operation von 5+3» wie in Pig. 3 gezeigt ist, wird, falls die Addition einfach ausgeführt wird, wie in Fig. JA gezeigt ist, ein Überlauf bewirkt und wird das Ergebnis der Addition interpretiert, als ob es -7 ist. Um dies durch die Erfindung zu vermeiden, werden, wenn der Augend 5 in das Register 1 eingestellt ist, die .zusätzlichen Bits 27 von zwei Bits, deren Inhalt der gleiche wie das Vorzeichenbit ist, zu dem Augenden addiert, um diesen in der Form "000101" in der binären Darstellung auszudrücken. Wenn der Addend 3 in das Register 2 eingesetzt ist, werden die zusätzlichen Bits 28 von zwei Bits in gleicher Weise zu dem Addenden addiert, um diesen in der Form "000011" in der binären Darstellung auszudrücken. Hierdurch wird das

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Ergebnis der Addition in der Form "001000", wie in Fig. 3B gezeigt ist, erhalten, und da die drei Bits höherer Ordnung alle nicht ¹¹O" oder "1" sind, ist es möglich, die Erzeugung eines Überlaufs zu bestimmen.

Fig. 4- zeigt den Fall, daß kein Überlauf bei der Addition von (-5)+(-3) erzeugt wird. Auch in dem Fall, bei dem (-5) und (-3) der 2-Komplement-Darstellung einfach addiert werden, wie in Fig. 4-A gezeigt ist, wird das richtige Ergebnis -8 durch Nichtbeachtung des Übertrags erhalten. Des weiteren ist es auch in dem Falle, bei dem zusätzliche Bits addiert werden, wie in Fig. 4-B gezeigt ist, da die drei Bits höherer Ordnung, welche den Überlauf nicht beachten, alle "1" (in einigen Fällen ¹¹O") sind, möglich, leicht zu bestimmen, daß das richtige Ergebnis ohne Überlauf erhalten wird.

Fig. 5 erläutert die Addition einer Zahl "2" als Korrekturzahl in dem Falle, bei dem der Augend B dem Addierer 34-zugeführt worden ist, nachdem er durch den Vorzeichensteuerteil 32 zu einem Komplement gemacht ist, und bei dem der Addend C dem Addierer 34- zugeführt wird, nachdem er durch den Vorzeichensteuerteil 33 zu einem Komplement gemacht ist.

Im Falle der dargestellten Operation -(5)-(3) ist der Augend B 5 "und ist der Addend C 3- Der Augend B wird aber so bezeichnet, daß er -B ist, und der Addend C wird so bezeichnet, daß er -C ist.

Im obigen Falle wird der Augend 5 dem Addierer 34- zugeführt, nachdem er durch die 1-Komplementiereinrichtung M-zu "11101O¹¹ in binärer Darstellung gemacht worden ist, und der Addend 3 wird dem Addierer 34- zugeführt, nachdem er durch die 1 -Komplementiereinrichtung 5 zu "111100" in der binären Darstellung gemacht worden ist.

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Wenn keine Korrekturzahl dem Addierer zugeführt wird, ist das Ergebnis der oben erwähnten Addition "110110" bei Nichtbeachtung des "Überlaufs. Gemäß der Erfindung werden jedoch der Augend und der Addend beide dem Addierer in der Form von Komplementen zugeführt, so daß es möglich ist, das richtige Ergebnis "111000" durch Addieren des oben erwähnten Wertes "110110" mit der Korrekturzahl 2, d.h. einer binären Zahl "10", zu erhalten. Da die drei Bits höherer Ordnung des Ergebnisses alle "1" oder "0" sind, ist es möglich zu bestimmen, daß kein Überlauf erzeugt wird.

Wie vorangehend beschrieben worden ist, wird gemäß der Erfindung die Addition (oder Subtraktion) ausgeführt, nachdem der Augend B und der Addend C jeweils mit B, -B, |B| oder -IBiund C, -C, |Cl oder - ICl ohne Rücksicht darauf bezeichnet sind, ob der Augend und der Addend plus oder minus sind. Auch ist es möglich, genau zu bestimmen, ob sich aus der Operation ein Überlauf ergeben hat oder nicht.

Fig. 6A und 6B erläutern den Aufbau des in Fig. 1 gezeigten Addierers 34-. I¹Ig* 6A zeigt den Aufbau des Übertragssicherstellungsaddierers, der Gatterkreise GC-1 und GCO bis GCn aufweist. Die Gatterkreise GCn-1 oder GCn sind jeweils ein Gatterkreis mit drei Eingängen und zwei Ausgängen, der aus UND-Gattern 41, 42 und 43, Exklusiv-ODER-Kreisen 44 und 45 und einem ODER-Gatter 46 besteht. Die anderen Gatterkreise GC-1 und GCO bis GCn-2 können

auch so ausgebildet sein, daß sie denselben Aufbau wie oben erwähnt haben, jedoch haben sie im wesentlichen zwei Eingänge und zwei Ausgänge, so daß sie jeweils aus einem UND-Gatter 46 und einem exklusiv-ODER-Kreis 47 zusammengesetzt sind.

Für die Bildung der Korrekturzahl CN sind UND-Gatter 51, 52 und 54 und ein ODER-Gatter 53 vorgesehen, die mit den Ausgängen a, b, c und d von den ODER-Gattern 9, 10, 11 und

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in Pig. 1 gespeist werden. Wie voranstehend beschrieben worden ist, sind, wenn der Augend B und der Addend O, die dem Addierer 6 zugeführt werden, beide die Form von Komplementen haben, die Ausgänge b und d von den ODER-Gattern 1o und 12 "1", so daß der Ausgang von dem UND-Gatter 54 "1" wird, und als Ergebnis wird dem Addierer 6 eine binäre Zahl "10", d.h. eine Korrekturzahl "2", zugeführt. b-1, bO bis bn und c-1, cO bis cn bezeichnen jeweils Bits des Augenden B und des Addenden 0, b1 und c1 bezeichnen Vorzeichenbits und bO, b-1, cO und c-1 zeigen den Fall, bei dem die zusätzlichen Bits zwei sind. Die Ausgänge c-2, c-1 und cO bis cn-1 von den Gatterkreisen GC-1 und GCO bis GCn sind für den Übertrag kennzeichnend und ihre Ausgänge S-1 und SO bis Sn sind Ausgänge einer Summe.

Fig. 6B erläutert den Aufbau des Übertrageigengatteraddierers, der aus Gatterkreisen GP-1 und GPO bis GPn-1 besteht, von denen jeder ein Gatterkreis mit drei Eingängen und zwei Ausgängen desselben Aufbaus wie bei den vorstehend erwähnten Gatterkreisen GCn-1 und GCn ist. Der Ubertragseigengatteraddierer ist mit dem Übertragsicherstellungsaddierer der Fig. 6A verbunden, wobei deren entsprechende Ausgänge und Eingänge (mit denselben Bezugszeichen) untereinander verbunden sind, wie es durch die gestrichelten Linien angezeigt ist. Die Ausgänge A1 und AO bis An werden in das Register 8 eingesetzt. Die Ausgänge D-2, D-1 und DO bis Dn-2 bezeichen einen Übertrag. Folglich ist der Ausgang A1 das Vorzeichenbit, das in das Register 8 eingesetzt ist, und die Ausgänge Δ-1 und AO sind die zusätzlichen Bits 29, die in das Register 8 eingesetzt sind. Durch die drei Bits der Ausgänge A-1, AO und A1 kann die Anwesenheit oder Abwesenheit eines Überlaufs festgestellt werden.

Bei dem obigen Beispiel wird die Korrekturzahl ClT dem Übertragsicherstellungsaddierer zugeführt, kann aber auch dem Übertragseigengatteraddierer zugeführt werden, wie in Fig. 1A gezeigt ist. Der Übertragsicherstellungsaddierer

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und der Ubertragseigengatteraddierer sind in einem solchen Pail in den Fig. 7-A- und 7B dargestellt. Der Ub er tr ag si ehe rstellungsaddierer besteht nämlich aus Gatterkreisen GC-1 und GCO bis GCn mit zwei Eingängen und zwei Ausgängen und der Ubertragseigengatteraddierer besteht aus Gatterkreisen GP-1 und GPO bis GPn mit drei Eingängen und zwei Ausgängen. In dem Falle, bei dem der Gatterkreis GPn mit den Ausgängen b und d von den ODER-Gattern 10 und 12 in Fig. 1 gespeist wird und der Augend B und der Addend G beide in der Form von Komplementen angelegt werden, sind die Ausgänge b und d beide "1", so daß der tJbertragseigengatteraddierer mit der Korrekturzahl "2" gespeist wird.

Wenn die zusätzlichen Bits zwei sind, kann die Erzeugung eines Überlaufs in Abhängigkeit davon bestimmt werden, ob die drei Bits der Ausgänge A-1, AO und A1 von den Gatterkreisen GP-1, GPO und GPI alle "1", "0" oder nicht sind.

Ein Vergleich der in den Fig. 6 und 7 dargestellten Methoden zeigt, daß die Methode der Fig. 6 viele Arten von gedruckten Schaltungsplatten erfordert, während die Methode der Fig. 7 nur zwei Arten von gedruckten Schaltungsplatten verwendet und deshalb vorteilhafter als die erstere ist.

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Claims (4)

1. Patentansprüche

   System zum Steuern der Addition von Zahlen, von denen 3ede mit N Bits eines 2-Komplements mit einem Vorzeichenbit dargestellt wird, mit Vorzeichensteuerteilen für die Vorzeichenbezeichnung eines Addenden und eines Augenden und mit einem Addierer, der aus einem Übertragsicherstellungsaddierer und einem "Übertrageigengatteraddierer besteht, die mit dem Addenden und dem Augenden gespeist werden, die bezüglich des Vorzeichens durch die Vorzeichensteuerteile und eine Korrekturzahl, welche die Komplementaddition begleitet, bezeichnet sind, dadurch gekennzeichnet, daß beim Anlegen des Addenden und des Augenden an den Addierer in der Form von 1-Komplementen eine Zahl "2" als Korrekturzahl an den Addierer angelegt wird.
2. 2. System nach Anspruch 1, dadurch gekennzeichnet, daß die Korrekturzahl an den Übertragssicherstellungsaddierer angelegt wird.
3. 3. System nach Anspruch 1, dadurch gekennzeichnet, daß die Korrekturzahl an den Übertragseigengatteraddierer angelegt wird.
4. 4. System nach Anspruch 1, dadurch gekennzeichnet, daß zusätzliche Bits desselben Inhalts wie die Vorzeichenbits des Addenden und des Augenden vorgesehen sind und daß die Anwesenheit oder Abwesenheit eines Überlaufs in Abhängigkeit von den Vorzeichenbits und den zusätzlichen Bits in dem Ergebnis der Addition bestimmt wird.

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