DE3132611C2 - - Google Patents

Description

Die Erfindung betrifft eine digitale Integriereinrichtung nach dem Oberbegriff des Patentanspruchs 1. Eine solche digitale Integriereinrichtung, die auch als Digitalrechner für Differential­ gleichungen, kurz als DDA bezeichnet wird, wird dazu verwendet, Differentialgleichungen numerisch mit hoher Geschwindigkeit und hoher Genauigkeit zu lösen oder eine kompliziert gekrümmte Kurve oder Fläche zu erzeugen.

Bei der Durchführung einer Rechenoperation, wie z. B. einer Integration mit einer digitalen Integriereinrichtung, hat man bislang ein Festkomma-Rechenverfahren verwendet, da es ein derartiges Verfahren ermöglicht, das Ausmaß der erforderlichen Hardware und schließlich auch die Kosten zu verringern.

Bei einem Festkomma-Rechenverfahren müssen jedoch sämtliche Variablen, die von einer Recheneinheit, wie z. B. einem Integrator, zu verarbeiten sind, normiert werden.

In gleicher Weise wie bei einem Analogrechner ist dieses Normieren ein extrem komplizierter Vorgang, der von Hand durchgeführt werden muß, und da die Maximalwerte der Variablen vorhergesagt werden müssen, um Normierungskoeffizienten zu erhalten, würden die Ergebnisse der Rechenoperation kritische Fehler enthalten, wenn die vorhergesagten Werte nicht genau sind.

Da außerdem der dynamische Bereich der Variablen beim Festkomma-Rechenverfahren eingeengt wird, ist es nicht so leicht, das Verfahren an die übliche wissenschaftliche technologische Berechnung anzupassen. Aus diesen Gründen ist ein Gleitkomma-Rechenverfahren, das nachstehend auch als FP-Verfahren (FP=floatin point) bezeichnet wird, von Wichtigkeit.

Bei der Anpassung eines derartigen Gleitkomma-Rechen­ verfahrens an eine digitale Integriereinrichtung tritt jedoch dadurch das weitere Problem auf, daß eine größere Anzahl von Speicher- und Steuereinrichtungen als bei einem Festkomma-Rechenverfahren erforderlich ist. Als Beispiel dafür, wie ein Gleitkomma-Rechenverfahren an eine digitale Integriereinrichtung angepaßt wird, kann die JP-OS 25 148/1975 angeführt werden. Dieser Stand der Technik wird nachstehend näher erläutert.

Die Haupt-Recheneinheit der digitalen Integriereinrichtung ist ein Integrator, der die Rechenoperation vornimmt und den integrierten Wert gemäß dem nachstehenden Zuwachs­ ausdruck erzeugt:

wobei

i
= Integrationszahl;
n	= Eingabezahl;
Y	= Integrand;
Δ Y	= Inkrement der Eingabevariablen;
R	= Residuum des integrierten Wertes des Integranden;
K	= Konstante;
Δ X	= Inkrement der unabhängigen Variablen; und
Δ Z	= Ausgangsinkrement (Übertrag) des integrierten Wertes.

Bei der erwähnten JP-OS 25 148/1975 ist Δ Z gegeben durch

Δ Z=Δ Z _M × 2 ^{Δ Z} E=±1,0 × 2 ^{Δ Z} E (2)

und ±1,0 wird ausgedrückt in Form von zwei Bits (01, 10, 00), und Δ Z _M wird in gleicher Weise wie bei einem herkömmlichen Festkomma-Rechenverfahren erzeugt.

Genauer gesagt, wird Gleichung (1) folgendermaßen ausgedrückt:

In Gleichung (4) werden die Exponenten BR 1E und BR 2E verglichen, so daß der Radixpunkt das Komma der Mantisse BR 1M oder BR 2M nach rechts um einen Betrag verschoben wird, der der Differenz der Exponenten BR 1E-BR 2E entspricht, um sie z. B. beim größeren Exponenten zu verwenden. Anschließend werden BR 1M und BR 2M addiert, der Wert Z gemäß den folgenden Gleichungen erzeugt und die Differenz, die durch Entfernen von Z _i aus dem Additionsergebnis von VR 1 und BR 2 erhalten wird, als R _i gespeichert:

Dies macht die numerische Lösung ungenau.

Aufgabe der Erfindung ist dementsprechend, eine digitale Integriereinrichtung, die Gleitkommaoperationen ausführt, so auszugestalten, daß die Rechengenauigkeit erhöht wird.

Diese Aufgabe wird gemäß der Erfindung mit den Merkmalen des Patentanspruchs 1 gelöst. Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.

Es ist vorgesehen, daß die Werte Δ Z und R in spezieller Weise geliefert werden, wobei es möglich ist, die Genauigkeit der numerischen Lösung in einer digitalen Integriereinrichtung unter Verwendung eines Fließkomma-Rechenverfahrens zu verbessern.

Zur Erreichung dieses Zieles wird Δ Z _M in m Bits ausgedrückt, wobei m eine positive ganze Zahl größer oder gleich 2 ist, wie es in der nachstehenden Gleichung ausgedrückt ist, wobei Δ Z und R bestimmte Werte haben und immer bei jeder Iteration erzeugt werden, und zwar unabhängig vom Wert von Δ Z:

Δ Z=Δ Z _M × 2 ^{Δ Z} =S · Z₁Z₂. . . Z _m-1 × 2- ^{Δ Z} , (6)

wobei S den Wert eines Vorzeichenbit, das Zeichen · ein Radix und Z₁∼Z _m-1 Werte des ersten bis (m-1)-ten Bit unterhalb der Radix angeben und 0 oder 1 sind.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die Figuren näher erläutert. Es zeigt

Fig. 1 ein Diagramm zur Erläuterung der Arbeitsweise der erfindungsgemäßen digitalen Integriereinrichtungen;

Fig. 2 ein Schaltbild einer Ausführungsform gemäß der Erfindung;

Fig. 3 ein Schaltbild eines digitalen Servosystems gemäß der Erfindung; und in

Fig. 4 ein Diagramm zur Erläuterung des Rechenverfahrens, wenn die unabhängige Variable der Integration keine Zeitvariable ist.

Anhand von Fig. 1 wird das Verfahren zur Erzeugung von Δ Z und R erläutert.

In Fig. 1 werden die Exponenten BR 1E und BR 2E zuerst verlichen und die Mantisse BR 1M oder BR 2M nach rechts verschoben, beispielsweise um die Bitzahl, die der Differenz der Exponenten |BR 1E-BR 2E| entspricht, um den Exponenten-Teil mit dem größeren Exponenten zu verwenden. Die Summe der Mantissen BR 1M und BR 2M wird dabei "BRM" genannt. Ein Register zum Speichern von BRM wird mit REG bezeichnet. Diese Vorgänge sind die gleichen wie bei der genannten JP-OS 25 148/1975.

• (I) Wenn ein Übertrag von BRM erfolgt und das signifanteste Bit des Registers REG (dieses Bit, das dem Bit für das Vorzeichen S in Gleichung (6) entspricht, wird eingespeichert und nachstehend als "MSB" bezeichnet) 1 wird, so wird Δ Z gemäß den nachstehenden Prozeduren i) bis iv) erzeugt:
  • i) MSB von BRM wird als MSB von Δ Z _M verwendet.
  • ii) das MSB von BRM wird als Wert im anschließenden Bit des MSB von Δ Z _M verwendet (erstes Bit von Δ Z _M ).
  • iii) Die Werte vom ersten Bit bis zum (m-2)-ten Bit des BRM werden jeweils als Werte vom zweiten Bit bis zum (m-1)-ten Bit von Δ Z _M verwendet.
  • iv) Δ Z _E wird aus Δ Z _E =Max(BR 1E, BR 2E )+1 bestimmt.
• (II) Wenn BRM nicht 0 ist und keinen Übertrag hat, wird Δ Z gemäß den nachstehenden Prozeduren i) und ii) erzeugt:
  • i) Der Inhalt des Registers REG wird nach links um j-Bits verschoben, bis
    BRM₀⊕BRM₁=1 (7) gilt, wobei ⊕ ein ausschließliches ODER bezeichnet, und
    zwar für den Wert von
    BRM bei MSB (=BRM₀) und den Wert von BRM beim ersten Bit
    (=BRM₁),
    oder bis |BRM|≧0,5.
• Wenn die Gleichung (7) erfüllt ist, werden die Werte in den oberen m Bits einschließlich des Vorzeichenbits von BRM als solche als Δ Z _M verwendet.
  • ii) Δ Z _E wird erhalten, indem man Δ Z _E =Max(BR 1E, BR 2E )-j setzt.
  • iii) Wenn BRM 0 ist:
    Die Werte in den oberen m Bits einschließlich des Vorzeichenbits von BRM werden als solche als Δ Z _M verwendet, und der Minimalwert des Exponenten (nachstehend auch als "CMIN" bezeichnet), der von dem Gleitkomma- Rechenverfahren der digitalen Integriereinrichtung zu verarbeiten ist, wird auf Δ Z _E gesetzt.
• Wenn andererseits das Residuum R _i des integrierten Wertes des Integranden ausgedrückt wird als R _i=R _M · 2, (8)wobei

  R M
  = Mantisse und
  R E	= Exponent,

  so können R _M und R _E in Gleichung (8) in jedem der obigen Fälle (I) bis (III) in der nachstehenden Weise erhalten werden.
  • Für den Fall (I):
  • i) Der Wert im unteren Bit (K-m+1) vom (m-1)-ten Bit bis (K-1)-ten Bit von BRM wird als Wert für R _M beim (K-m+1)-ten Bit verwendet.
  • ii) R _E wird aus R _E =Max(BR 1E, BR 2E ) erhalten.
  • Im Falle von (II) und (III):
  • i) Die Werte im unteren (K-m)-ten Bit vom m-ten Bit bis zum K-ten Bit von BRM werden als solche als Wert von R _M im (K-m)-ten Bit verwendet, und der Wert von R _M im (m-1)-ten Bit, der um ein Bit über dem unteren (K-m)-ten Bit liegt, wird zu Null (0) gemacht.
  • ii) R _E wird in gleicher Weise gebildet wie bei obigem Δ Z _E .

Dabei ist, wie in Fig. 1 dargestellt, R _M in (I) bis (III) im oberen (m-1)-ten Bit Null für die Werte von K Bits so daß die Bitanzahl des zum Speichern von R _M um (m-1) Bits kleiner ist im Vergleich zu dem herkömmlichen Ver­ fahren.

Fig. 2 zeigt ein Blockschaltbild zur Erläuterung der Rechenschaltung zur Berechnung von Δ Z und R unter Verwendung des anhand von Fig. 1 erläuterten Rechenverfahrens. Die Rechenschaltung besteht aus einer Rechensteuerschaltung 21 und einer Ausgangsschaltung 22.

In Fig. 2 werden die Mantissen BR 1M und BR 2M in der oben genannten Gleichung (3) in die Register 201 und 202 gesetzt. Die Exponenten BR 1E und BR 2E in der genannten Gleichung (3) werden von Wählern 203 und 204 gewählt und in Register 205 bzw. 206 gesetzt. Der Exponent BR 2E wird vom Register 206 erzeugt und in einen Exponenten (-BR 2E) umgewandelt, dessen Vorzeichen von einer Komplementärschaltung 207 umgewandelt wird. Die Addition dieses Exponenten zum Exponenten BR 1E, der in das Register 205 gesetzt ist, wird von einer Additionsschaltung 208 durchgeführt. Die Polarität des Additionsergebnisses (BR 1E-BR 2E) wird von einem Polari­ tätsprüfer 209 geprüft.

Wenn das Ergebnis der Polaritätsprüfung positiv ist, wird das Ausgangssignal CS 1 des Polaritätsprüfers 209 zu einer logischen "1", so daß der in das Register 201 eingegebene Exponent BR 1M von den Wählern 210 und 211 gewählt und in das Register 212 eingegeben wird, und gleichzeitig wird der größere Exponent BR 1E von einem Maximalwert-Wähler 213 gewählt und in das Register 214 eingegeben.

Als nächstes wird das oben erwähnte Additionsergebnis (BR 1E-BR 2E) vom Wähler 215 gewählt und in eine Bit-Ver­ schiebeschaltung 216 eingegeben, und der vom Wähler 210 gewählte Exponent BR 2M wird in der Bit-Verschiebeschaltung 216 um (BR 1E-BR 2E) nach rechts verschoben, wobei das verschobene Ergebnis in das Register 217 eingegeben wird.

Die Addition des Inhalts dieses Registers 217 und der in das Register 212 eingegebenen Mantisse BR 1M wird vom Addierer 218 durchgeführt, und das Additionsergebnis wird vom Wähler 211 gewählt und in das Register 212 eingegeben. Zur gleichen Zeit prüft die Prüfeinrichtung 219, ob das Additionsergebnis Null ist oder nicht und ob ein Übertrag existiert oder nicht, wobei die Rechenoperationen entsprechend den obigen Fällen (I) bis (III) gemäß dem Prüfergebnis durch­ geführt werden.

(A) Das Prüfergebnis ergibt den Fall (I)

Der Inhalt des Registers 212 wird vom Wähler 220 gewählt und an die Ausgangsschaltung 22 in Form von Paralleldaten (D₀, D₁, D₂,. . . ,D _m-2, D _m-1,. . . D _k-1) zusammen mit dem Ausgangssignal CS 2 der Prüfeinrichtung 219 gegeben. Das Ausgangssignal CS 2 besteht aus zwei Bits (CS 20, CS 21), und CS 20 wird von einem Inverter 2201 der Ausgangsschaltung 22 in eine logische "1" umgewandelt, so daß die UND-Gatter 2202, 2203,. . . 2204 und 2205 geöffnet werden. Die Daten D₀ gehen durch ein ODER- Gatter 2207 hindurch, während die Daten D₁. . . D _m-2 die ODER- Gatter 2208,. . . 2209 passieren und vom Setzsignal SET in ein Pufferregister 2210 als z₁, z₂,. . . z _m-1 in Gleichung (6) gesetzt werden.

Die vom Inverter 2206 invertierten Daten D₀ werden ebenfalls als S in Gleichung (6) zum Platz MSB des Pufferregisters 2210 gegeben. Im Ergebnis läßt sich Δ Z _M in Gleichung (6) am Ausgang des Pufferregisters 2210 erhalten.

Die Daten D _m-1 passieren das UND-Gatter 2205 und das ODER-Gatter 2211 und werden vom Setzsignal SET an die Stelle MBS des Pufferregisters 2212 gegeben, während die Daten D _m , D _m+1,. . . , D _k-1 vom Setzsignal SET direkt in das Pufferregister 2212 eingegeben, so daß R _M in Gleichung (8) als Ausgangs­ signal des Pufferregisters 2212 erhalten werden kann.

Andererseits wird hinsichtlich des Exponenten-Teiles der Wert, der in das oben genannte Register 214 eingegeben wird, also

Max(BR 1E, BR 2E)=BR 1E

vom Wähler 221 gewählt und BR 1E als solcher als Wert _E in Gleichung (8) von der Ausgangsschaltung 22 erhalten. Kontinuierlich wird, nachdem der Exponent BR 1E in einen Zähler 2213 der Ausgangsschaltung 22 eingegeben ist, ein Zählimpuls CP erzeugt, und der Zähler 2213 wird um 1 bis BR 1E +1=Δ Z _E heraufgezählt. Somit kann Δ Z _E als Ausgangssignal des Zählers 2213 gemäß Gleichung (6) erhalten werden.

(B) das Prüfungsergebnis ergibt den Fall (II)

Der Inhalt des Registers 212 oder eines der Komplemente, die von der Komplementärschaltung 222 erhalten werden, wird vom Wähler 223 gewählt und an einen Prioritätskodierer 224 angelegt.

Der Prioritätskodierer 224 bestimmt die Verschiebungsgröße (Bitzahl) j zur Verschiebung des Inhalts des Registers 212, bis die Gleichung (7) erfüllt ist.

Wenn Δ Z _M gemäß Gleichung (6) beispielsweise mit Δ Z _M = 0,010. . . 0 gegeben ist, wird j=1 als Ausgangssignal erzeugt, und wenn Δ Z _M =1,010. . . gilt, so wird das von der Komplementärschaltung 222 erhaltene Komplement=0,110. . . 0 von Δ Z _M vom Wähler 223 gewählt und an den Prioritätskodierer 224 angelegt, so daß j=0 als Ausgangssignal erzeugt wird.

Wenn außerdem z. B. Δ Z _M =1,1110. . . 0 gilt, wird das Komplement=0,0010. . . 0 von der Komplementärschaltung 222 erhalten und in gleicher Weise j=2 als Ausgangssignal geliefert. Dieser Verschiebungswert j wird vom Wähler 215 ge­ wählt und in die Bit-Verschiebungsschaltung 216 eingegeben.

Gleichzeitig wird der vom Wähler 210 gewählte Inhalt des Registers 212 von der Bit-Verschiebungsschaltung 216 um j nach links verschoben, was dem Fall entspricht, wo eine Multiplikation 2 ^j erfolgt, und das verschobene Ergebnis wird in das Register 217 eingegeben.

Diese Bit-Verschiebungsgröße j wird vom Wähler 215 gewählt und in die Bit-Verschiebungsschaltung 216 eingegeben.

Der Inhalt des Registers 217 wird vom Wähler 220 gewählt und der Ausgangsschaltung 22 zugeführt.

Wenn diese K-Bit-Daten als (D₀′, D₁′, D₂′,. . . , D′ _m-2, D′ _m-1, . . . , D′ _k-1) ausgedrückt werden, wird CS 20 des Aus­ gangssignals CS 2 der Prüfeinrichtung 219 eine logische "1" im Falle (B). Dementsprechend werden die Daten D₀′ des höchstwertigsten Bits als solche als S in Gleichung (6) verwendet, während die Daten D₁′, D₂′,. . . , D′ _m-1 das UND- Gatter 2214 und das ODER-Gatter 2207, das UND-Gatter 2215 und ODER-Gatter 2208, . . . , das UND-Gatter 2216 und ODER- Gatter 2209 jeweils passieren und in das Pufferregister 2210 vom Setzsignal SET als z₁, z₂,. . . , z _m-1 gemäß Gleichung (6) eingegeben werden. Somit kann Δ Z _M als Ausgangssignal des Pufferregisters 2210 erhalten werden.

Der Wert "0" wird an die Stelle MSB des Pufferregisters 2212 über das UND-Gatter 2217 und das ODER-Gatter 2211 eingegeben, und die Daten D′ _m ,. . . , D′ _k-1 werden vom Setzsignal SET direkt in das Pufferregister 2212 eingegeben, so daß R _M als Ausgangssignal des Pufferregisters 2212 erhalten werden kann.

Andererseits wird der Wert des Exponenten-Teiles

Max(BR 1E, BR 2E )=BR 1E,

der in das Register 214 eingegeben worden ist, vom Wähler 203 gewählt und in das Register 205 gesetzt, während der Ausgang j des Prioritätskodierers 224 vom Wähler 204 gewählt und in das Register 206 eingegeben wird.

Das Ausgangssignal (BR 1E ) des Registers 205 wird zum Ausgangssignal(-j ) der Komplementärschaltung 207 vom Addierer 208 hizuaddiert, um das Komplement des Ausgangssignales des Registers 206 zu suchen, und das folgende Additions- Ausgangssignal:

Max(BR 1E, BR 2E )-j=BR 1E-j

wird vom Wähler 221 gewählt und der Ausgangsschaltung 22 zuge­ führt.

In der Ausgangsschaltung 2 wird das Ausgangssignal des Wählers 221 als Δ Z _E und R _E erzeugt.

Mit anderen Worten, der Zählimpuls CP wird nicht vom Zähler 2213 erzeugt, und sein Eingangssignal wird nur an den Zähler 2213 angelegt, so daß das Zähler-Ausgangssignal zu Δ Z _E wird.

(C) Das Prüfungsergebnis ergibt den Fall (III)

Der Inhalt des Registers 212 (der Wert jedes Bit ist Null für die Bits vom 0-ten bis (k-1)-ten Bit) wird vom Wähler 220 gewählt und der Ausgangsschaltung 22 zugeführt.

Im Falle (C) wird, da CS 20 des Signals CS 2 den Wert einer logischen "1" hat, das Ausgangssignal des Wählers 220 in die Pufferregister 2210 und 2212 eingegeben, und zwar über die gleichen Gatter wie im Falle (B). Als Ergebnis kann Δ Z _M als Ausgangssignal des Pufferregisters 2210 bzw. R _M als Ausgangssignal des Pufferregisters 2212 erhalten werden.

Andererseits wird das Setzen des Exponenten-Teiles folgendermaßen durchgeführt:

BR 1E=CMIN, BR 2E=0,

wobei CMIN der Minimalwert der Exponenten ist, so daß CMIN in das Register 214 eingegeben wird. Entsprechend den gleichen Prozeduren wie im Falle (B) wird das vom Addierer 208 erhaltene Ausgangssignal CMIN vom Wähler 221 gewählt und der Ausgangsschaltung 22 zugeführt, so daß die Werte Δ Z _E und R _E aus den folgenden Beziehungen erhalten werden können:

Δ Z _E =CMIN, R _E =CMIN.

Eine Reihe von Steuersignalen, die für den obigen Rechenvorgang erforderlich sind, werden von einem Steuer­ signalgenerator 225 in der Rechensteuerschaltung 21 erzeugt.

Bei der Ausführungsform nach Fig. 2 sind nur das Setzsignal SET und das Zählimpulssignal CP unter einer Reihe von Steuersignalen darstellt, die vom Ausgangssignal CS 1 des Polaritätsprüfers 209 und dem Ausgangssignal CS 2 der Prüfeinrichtung 219 als Eingangs-Zeitsteuersignale erzeugt werden, während die anderen zur Vereinfachung der Beschreibung weggelassen sind.

Der oben erwähnte Steuersignalgenerator 225 ist als üblicher Mikroprozessor aufgebaut.

Als Polaritätsprüfer 209 läßt sich beispielsweise ein monostabiler Multivibrator verwenden, der mit dem Anstiegsteil oder der Anstiegsflanke des Borge-Ausgangssignals im Addierer 208 getriggert wird.

Die Bit-Verschiebungsschaltung 216 enthält einen Zähler zur Bestimmung der Anzahl von zu verschiebenden Bits, ein Schieberegister zum Speichern der Eingangsdaten sowie eine Gatterschaltung zur Zuführung eines Verschiebungs-Impuls­ signals an das Schieberegister, bis der Inhalt des Zählers beispielsweise Null wird.

Die Prüfeinrichtung 219 besteht aus einem Komparator zur Prüfung, ob das Additions-Ausgangssignal a des Addierers 218 Null ist oder nicht, und einer Schaltung, für die ein ROM verwendet werden kann, zur Erzeugung des Signals CS 2 (bestehend aus zwei Bits), entsprechend den obigen Fällen (I) bis (III) aus dem Ausgangssignal des Komparators und dem Übertrags-Ausgangssignal C des Addierers 218.

Als nächstes wird, wenn das Ergebnis der Polaritäts­ prüfung des Additionsergebnisses (BR 1E-BR 2E ) negativ ist, die Mantisse BR 2M in das Register 212 eingegeben, während der Exponent BR 2E in das Register 214 eingegeben wird. Anschließend können die gleichen Prozeduren durchgeführt werden, indem man BR 1M und BR 2M bzw. BR 2E ersetzt.

Wie vorstehend im einzelnen erläutert, tritt gemäß der Erfindung ein Ausgangssignal-Inkrement Δ Z mit einem bestimmten definierten Wert für jede Iteration auf, und zwar unabhängig von dem Wert des Ausgangssignal-Inkrements Δ Z, so daß das Residuum des integrierten Wertes kleiner wird und die Genauigkeit der numerischen Lösung im Vergleich zu einer digitalen Integriereinrichtung weiter verbessert werden kann, wie sie sonst bei herkömmlichen Verfahren Anwendung findet.

Bei der Rechenoperation einschließlich eines in Fig. 3 dargestellten Servosystems wird beispielsweise angenommen, daß der Fehler des Servosystems

ε=Δ Z₁=Δ Y₁-Δ Y₂

gegen Null konvergiert, wenn das Ausgangssignal-Inkrement, das am Ausgang der digitalen Servoschaltung 31 auftritt, den Wert Δ Z₁ hat und ein Eingangssignal-Inkrement Δ y₀ für eine Rückkopplungsschaltung 32 ist und wobei ein Ausgangssignal- Inkrement Δ Z₂ dieser Rückkopplungsschaltung 32 durch einen Polaritätsinverter 33 hindurchgeleitet wird, um eines der Eingangssignal-Inkremente (-Δ y₂) der digitalen Servoschaltung 31 zu erhalten, um den Fehler des Servosystems mit der obigen Gleichung als die Differenz zwischen dem Eingangssignal-Inkrement -Δ y₂ und dem anderen Eingangssignal-Inkrement Δ y₁ der digitalen Servoschaltung 31 auszudrücken. Wenn die erfindungsgemäße digitale Integriereinrichtung in diesem Falle als Rückkopplungsschaltung 32 verwendet wird, wird stets eine Größe Δ Z₂ mit einem bestimmten definierten Wert als Ausgangssignal für jede Iteration erzeugt, so daß ε rasch gegen Null konvergiert, und die Genauigkeit der numerischen Lösung kann erheblich im Vergleich zu Integriereinrichtungen ver­ bessert werden, die in herkömmlicher Weise arbeiten.

Wenn die unabhängige Integrationsvariable x eine andere Variable als die Zeitvariable t ist, wird das gleiche Inkrement Δ x _i der unabhängigen Variablen in Fig. 4(a) nicht notwendigerweise für jede Iteration verwendet. Wie nämlich in Fig. 4(b) dargestellt, wird sie nicht bei t _i-1, t _i+1, t _i+2 verwendet. Dementsprechend war es bei einer herkömmlichen digitalen Integriereinrichtung erforderlich, die Summe der Eingangsinkremente

zu berechnen und sie ausschließlich für diesen Zweck in einem Speicher zu speichern.

Wenn die erfindungsgemäße digitale Integriereinrichtung verwendet wird, wird jedoch Δ x _i immer als Ausgangssignal- Inkrement Δ Z _i-1 bei der vorhergehenden Stufe erzeugt, und infolgedessen wird Δ x _i in Fig. 4(a) immer als Eingangssignal angelegt, so daß das Erfordernis eines derartigen Speichers entfällt.

Claims (3)

1. Digitale Integriereinrichtung, bei der eine erster Größe BR 1 und eine zweite Größe BR 2 addiert werden, wobei diese beiden Größen jeweils mittels einer Mantisse BR 1M bzw. BR 2M und einem Zweierexponenten BR 1E bzw. BR 2E nach der Gleichung BR 1=BR 1M · 2 ^{BR 1E}
BR 2=BR 2M · 2 ^{BR 2KE} ausgedrückt werden,
mit einer Vorrichtung zum Ausrichten der Mantissen BR 1M und BR 2M entsprechend den relativen Werten der Exponenten BR 1E und BR 2E,
mit einer Vorrichtung zum Addieren der Werte der Werte der Mantissen BR 1M, BR 2M in einer Register, um die Größe BRM zu erhalten,
einer auf den Wert der Größe BRM ansprechenden Vorrichtung zum Bestimmen eines Mantissenwertes Δ Z _M und des Wertes eines Zweierexponenten Δ Z _E einer dritten Größe Δ Z wobei Δ Z _M durch m bits und BRM durch k bits ausge­ drückt werden,
und mit einer Vorrichtung zum Bestimmen einer vierten Größe R mit R=BR 1+BR 2-Δ Z in Form einer Mantisse R _M und eines Zweierexponenten R _E , gekennzeichnet durch

• a) ein BRM-Register (212) mit einer Kapazität von k bit zum Speichern des Wertes von BRM in Form von k bits, BRM₀; BRM₁, . . . BRM _k-1;
• b) eine Vergleichsvorrichtung (208, 209) zum Vergleichen von BR 1E und BR 2E und zur Bestimmung ihrer Differenz j;
• c) eine Schieberegistervorrichtung (215, 216, 217), um den Wert von BR 1M oder von BR 2M um j bits zu verschieben;
• d) ein erstes Pufferregister (2210) von m bit zum Speichern des Wertes von Δ Z _M in Form von Bits S, Z₁, Z₂. . . Z _m-1;
• e) ein zweites Pufferregister (2212) zum Speichern des Wertes von R _M ;
• f) eine R _E -Ausgabevorrichtung (213, 214, 221) zum Ausgeben von R _E ;
• g) eine Δ Z _E -Ausgabevorrichtung (213, 214, 221, 2213) zum Ausgeben von Δ Z _E ;
• h) eine Prüfeinrichtung (219), die ein Ausgangssignal (CS 2) in Abhängigkeit davon abgibt, ob das Ergebnis der Addition von BR 1M und BR 2M Null ist, oder ob ein Übertrag vorhanden ist; und durch
• i) eine Ausgangsschaltung (22) zum Setzen der Werte des ersten Pufferregisters (2210) und des zweiten Pufferregisters (2212) auf der Grundlage des Ausgangssignals der Prüfeinrichtung (219).

2. Digitale Integriereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß dann, wenn entsprechend dem Ausgang der Prüfeinrichtung (219) ein Übertrag des Additionsergebnisses der Werte von BR 1M und BR 2M festgestellt wird, eine in der Ausgangsschaltung (22) ent­ haltene Ausgabevorrichtung (2201-2204, 2214-2216, 2206-2209) für den Mantissenwert Δ Z _M den Wert des signifikantesten Bits in dem BRM-Register (212) als Wert des ersten Bit unterhalb des Radixpunktes in Δ Z _M sowie einen Wert, der durch Invertieren des Wertes des signifikantesten Bit in dem BRM-Register erhalten wird, als Wert des höchstwertigsten Bit in dem Mantissenwert Δ Z _M ausgibt, und daß dann, wenn m<3 ist, die Werte vom zweiten Bit unterhalb des Radixpunktes bis zum (m-1)ten Bit unterhalb des Radixpunktes als Werte für das zweite bis zum (m-1)ten Bit unterhalb des Radixpunktes im Mantissenwert Δ Z _M ausgegeben werden, und daß die Ausgangsschaltung (22) eine Ausgabe­ vorrichtung (2205, 2217, 2201, 2211) für die Mantisse (R _M ) enthält, die die Werte vom (m-1)ten Bit unterhalb des Radix­ punktes bis zum niedrigstwertigen Bit unterhalb des Radixpunktes als Mantissenwert R _M in das BRM-Register (212) ausgibt, und daß eine Exponentenausgabevorrichtung vorgesehen ist, die eine Auswahlvorrichtung zum Auswählen des größeren Wertes von BR 1E und BR 2E, die Δ Z _E -Ausgabevorrichtung (213, 214, 221, 2213), die den durch Addieren von 1 zum ausgewählten Exponenten erhaltenen Wert als Exponentenwert Δ Z _E ausgibt, und die R _E -Ausgabevorrich­ tung (213, 214, 215) aufweist, welche den ausgewählten Exponenten als Exponentenwert R _E ausgibt.

3. Digitale Integriereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß dann, wenn entsprechend dem Ausgang der Prüfeinrichtung (219) kein Übertrag für das Additionsergebnis der Werte BRM 1 und BRM 2 vom höchstwertigsten Bit festgestellt wird, eine Vorrichtung (222, 224) die Schieberegisteranordnung (215, 216, 217) steuert, um die Stellung des Radixpunktes zu verschieben, bis der Absolutwert des Additionsergebnisses einen vorgegebenen Schwellenwert übersteigt, wobei die Ausgabevorrichtung für den Mantissenwert Δ Z _M die Werte bis zu dem m-ten wertigen Bits einschließlich des höchstwertigen Bits in ein Register (217) nach der Verschiebung eingibt, daß die Ausgabevorrichtung für den Mantissenwert R _M Werte vom m-ten Bit unterhalb des Radixpunktes bis zum niedrigstwertigen Bit unterhalb des Radixpunktes in das Register (217) eingibt, und daß eine Exponentenausgabevorrichtung vorgesehen ist, die eine Auswahlvorrichtung zum Auswählen des größeren Wertes von BR 1E und BR 2E, die Δ Z _E -Ausgabevorrichtung (213, 214, 221, 2213) und die R _E -Ausgabevorrichtung (213, 214, 221) aufweist und die den Wert ausgibt, der durch Subtrahieren der vorgegebenen Bitzahl von dem aus BR 1E und BR 2E ausgewählten Wert erhalten wird.