DE3132611A1

DE3132611A1 - Digitale integriereinrichtung

Info

Publication number: DE3132611A1
Application number: DE3132611A
Authority: DE
Inventors: Takeyuki Kodaira Tokyo Endoh; Shigeru Tokyo Yabuuchi
Original assignee: Hitachi Denshi KK; Hitachi Ltd
Current assignee: Hitachi Denshi KK; Hitachi Ltd
Priority date: 1980-08-18
Filing date: 1981-08-18
Publication date: 1982-03-18
Also published as: JPS5739472A; DE3132611C2; JPS6022371B2; US4414640A

Description

BESCHREIBUNG

Die Erfindung betrifft eine digitale Integiereinrichtung oder einen Digitalrechner für Differentialgleichungen, der nachstehend auch als DDA bezeichnet und dazu verwendet wird, Differentialgleichungen mit hoher Geschwindigkeit und hoher Genauigkeit hinsichtlich der numerischen Lösung zu lösen oder aber eine komplizierte gebogene Linie oder Fläche zu erzeugen. Genauer gesagt bezieht sich die Erfindung auf eine Einrichtung zur Verbesserung der Genauigkeit hinsichtlich der numerischen Lösung unter Verwendung einer Fließkommarechnung bei Arithmetikoperationen unter Verwendung der digitalen Integriereinrichtung DDA.

Bei der Durchführung einer Rechenoperation, wie z.B. einer Integration, unter Verwendung der digitalen Integriereinrichtung hat man bislang ein Festkomma-Rechenverfahren verwendet, da es ein derartiges Verfahren ermöglicht, das Ausmaß der erforderlichen Hardware und schließlich auch die Kosten zu verrinern.

Bei einem Festkomma^·Rechenverfahren müssen jedoch sämtliche Variablen, die von einer Recheneinheit, wie z.B. einem integrator, zu verarbeiten sind, normiert werden.

In gleicher Weise wie bei einem Analogrechner ist dieses Normieren, ein extrem komplizierter Vorgang, der von Hand durchgeführt werden muß, und da die Maximalwerte der Variablen vorhergesagt werden müssen, um Normierungskoeffizienten zu erhalten, wurden die Ergebnisse der Rechenoperation kritische Fehler enthalten, wenn die vorhergesagten Werte nicht genau s ind.

Da außerdem der dynamische Bereich der Variablen beim Festkomma-Rechenverfahren eingeengt wird, ist es nicht so leicht, das Verfahren an die übliche wissenschaftliche technologische Berechnung anzupassen. Aus diesen Gründen ist ein Fließkomma-Rechenverfahren, das nachstehend auch

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als FP-Verfahren bezeichnet wird, von Wichtigkeit.

Bei der Anpassung eines derartigen Fließkomma-Rechenverfahrens an eine digitale Integriereinrichtung tritt jedoch dadurch ein weiteres Problem auf, daß eine größere
Anzahl von Speicher- und Steuereinrichtungen als bei einem Festkomma-Rechenverfahren erforderlich sind. Als Beispiel dafür, wie ein Fließkomma-Rechenverfahren an eine digitale Integriereinrichtung angepaßt wird, kann die JP-OS 25 148/1975 angeführt werden. Dieser Stand der Technik wird nachstehend näher erläutert.

Die Haupt-Recheneinheit der digitalen Integriereinrichtung ist ein Integrator, der die Rechenoperation vornimmt und den integrierten Wert gemäß dem nachstehenden Zuwachsausdruck erzeugt:

i ~ i-1 '-—
^{1 l} \

R₁ = R_1-1 + (Y₁₊ Κ^ΛΥ^) χ ΔΧ. -

wobei i = Integrationszahl;
η = Eingabezahl;
Y = Integrand;
ΔΥ = Inkrement der Eingangsvariablen;

R = Residuum des integrierten Wertes des Integranden; K = Konstante;

ΔΧ = Inkrement der unabhängigen Variablen; und
ΔΖ = Ausgangsinkrement (Übertrag) des integrierten Wertes Bei der erwähnten JP-OS 25 148/1975 ist ΔΖ gegeben durch

Δζ ^Az₁₁. χ 2^δζε = + 1.0 χ 2^δζε _x ...(2),

und - 1,0 wird ausgedrückt in Form von zwei Bits (0 1, 1 O, 00), und ΔΖ wird in gleicher Weise wie bei einem herkömmlichen Festkomma-Rechenverfahren erzeugt.

Genauer gesagt, Gleichung (1) wird folgendermaßen ausgedrückt:

(Y-+ ΚΧ&Υ_Λ) χ ΔΧ-= BR₁= BR1M χ 2 ^αηι Ί

R₁ λ = BR₂= BR2M χ

₁= BR2M x 2^BR2E + BRlM x 2^BRtE - ΔΖά (4).

In Gleichung (4) werden die Exponenten BR1E und BR2E verglichen, so daß der Radixpunkt der Mantisse BR1M oder BR2M nach rechts um einen Betrag verschoben wird, der der Differenz der Exponenten JBR1E - BR2E| entspricht, um sie z.B. beim größeren Exponenten zu verwenden. Anschließend werden BR1M und BR2M addiert, der Wert ΔΖ gemäß den folgenden Gleichungen erzeugt und die Differenz, die durch Entfernen von ΔΖ. aus dem Additionsergebnis von BR1 und BR2 erhalten wird, als R. gespeichert:
(i) wenn BR1M + BR2M - 1,0;

(wenn ein Überlauf vom signifikantesten Bit eines Registers erfolgt, das die Summe der Mantisse speichert)

ΔΖ_Μ = 1,0

(ii) wenn 0 - BR1M + BR2M < 1,0; ΔΖ_Μ = 0,0 (iii) wenn -1 - BR1M + BR2M < 0;

(wenn die Summe der Mantissen negativ ist)

ΔΖ_Μ = -1,0

unter der Voraussetzung, das ΔΖ = Max (BR1E, BR2E). Im Falle von (ii) wird gemäß diesem Verfahren ΔΖ auch dann nicht erzeugt, wenn BR1M + BR2M ψ 0, da ΔΖ = 0,0. Dies wirft ein Problem zur Verbesserung der Genauigkeit der numerischen Lösung auf.

Zur Beseitigung dieses Problems ist gemäß der Erfindung vorgesehen, daß die Vierte ΔΖ und R in spezieller Weise geliefert werden, wobei es möglich ist, die Genauigkeit der numerischen Lösung in einer digitalen Integriereinrich-

(5)

tung unter Verwendung eines Fließkomma-Rechenverfahrens zu verbessern.

Zur Erreichung dieses Zieles wird ΔΖ_Μ in m Bits ausgedrückt, wobei m eine positive ganze Zahl größer oder gleich 2 ist, wie es in der nachstehenden Gleichung ausgedrückt ist, wobei ΔΖ und R bestimmte Werte haben und immer bei jeder Iteration erzeugt werden, und zwar unabhängig vom Wert von ΔΖ:

ΔΖ = AZ_n χ 2^ΛΖΕ = S-Z₁₁Z₂ Z_1n-1 χ 2^ΔΖΕ j... ₍₆₎ ,

10' wobei S den Wert eines Vorzeichenbit, das Zeichen · ein Radix und Z₁ ^ ^Z _m-1 ^Werte ^^es ersten bis (m-1)-ten Bit unterhalb der Radix angeben und 0 oder 1 sind.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in Figur 1 ein Diagramm zur Erläuterung der Arbeitsweise der erfindungsgemäßen digitalen Integriereinrichtung; Figur 2 ein Schaltbild einer Ausführungsform gemäß der Erfindung;
Figur 3 ein Schaltbild eines digitalen Servosystems gemäß der Erfindung; und in

Figur 4 ein Diagramm zur Erläuterung des Rechenverfahrens, wenn die unabhängige Variable der Integration keine Zeitvariable ist.

Anhand von Figur 1 wird das Verfahren zur Erzeugung von ΔZ und R näher erläutert.

In Figur 1 werden die Exponenten BR1E und BR2E zuerst verglichen und die Mantisse BR1M oder BR2M nach rechts verschoben, beispielsweise um die Bitanzahl·, die der Differenz der Exponenten |BR1E - BR2EJ entspricht, um den Exponenten-Tei mit dem größeren Exponenten zu verwenden. Die Summe der Mantissen BR1M und BR2M wird dabei "BRM" genannt. Ein Registei zum speichern von BRM wird mit REG bezeichnet. Diese Vorgänge sind die gleichen wie bei der genannten JP-OS 25 148/1975.

(I) Wenn ein Übertrag von BRM erfolgt und das signifikanteste Bit des Registers REG (dieses Bit, das dem Bit für das Vorzeichen S in Gleichung (6) entspricht, wird eingespeichert und nachstehend als "MSB" bezeichnet)· 1 wird, so wird ΔΖ gemäß den nachstehenden Prozeduren i) bis iv) erzeugt:

i) MSB von BRM wird als MSB von ΔΖ verwendet, ii) Ein Wert (S), der durch Invertieren des MSB von BRM erhalten wird, wird als Wert beim anschließenden Bit des MSB von ΔΖ_Μ verwendet (erstes Bit von ΔΖ_Μ).

iii) Die Werte vom ersten Bit bis zum (m-2)-ten Bit des

BRM werden jeweils als Werte vom zweiten Bit bis zum (m-1)-ten Bit von ΔΖ_Μ verwendet, iv) ΔΖ_π wird aus ΔΖ_π = Max(BR1E, BR2E) + 1 bestimmt.

χ* Ji

(II) Wenn BRM nicht O ist und keinen Übertrag hat, wird ΔΖ gemäß den nachstehenden Prozeduren i) und ii) erzeugt: i) Der Inhalt des Registers REG wird nach links um j-Bits verschoben, bis BRM_ © BRM₁ = 1 gilt, wobei © ein ausschließliches ODER bezeichnet, und zwar für den Wert von BRM bei MSB (=BRM_Q) und den Wert von BRM beim ersten Bit

oder bis |brM| =0,5.

Wenn die Gleichung (7) erfüllt ist, werden die Werte

in den oberen m Bits einschließlich des Vorzeichenbits von BRM als solche als ΔΖ_Μ verwendet.

ii) ΔΖ™ wird erhalten, indem man AZ„ = Max(BR1E, BR2E)-j setzt.

iii) Wenn BRM 0 ist:

Die Werte in den oberen m Bits einschließlich des Vorzeichenbits von BRM werden als solche als ΔΖ_Μ verwendet, und der Minimalwert des Exponenten (nachstehend auch als "CMIN" bezeichnet),der von dem Fließkomma-Rechenverfahren der digitalen Integriereinrichtung zu verarbeiten ist, wird auf ΔΖ.ρ gesetzt.

Wenn andererseits das Residuum R. des integrierten Wertes des Integranden ausgedrückt wird als

R₁ = R_M ' 2^Re ... (8) ,

wobei Rj, = Mantisse und
Rr, = Exponent,

so können R_M und R^ in Gleichung (8) in jedem der obigen Fälle (I) bis (III) in der nachstehenden Weise erhalten werden.

Für den Fall (I):
i) Der Wert im unteren Bit (K-m+1) vom (m-1)-ten Bit bis

(K-1)-ten Bit von BRM wird als Wert für R^ beim (K-m+1)-ten Bit verwendet,
ii) R„ wird aus R„ = Max(BRiE,. BR2E) erhalten.

Im Falle von (II) und (III):

i) Die Werte im unteren (K-m)-ten Bit vom m-ten Bit bis zum K-ten Bit von BRM werden als solche als Wert von R_M im (K-m)-ten Bit verwendet, und der Wert von R„ im (m-1)-ten Bit, der um ein Bit über dem unteren (K-m)-ten Bit liegt, wird zu Null (0) gemacht.
ii) Rp wird in gleicher Weise gebildet wie bei obigem AZ^.

Dabei ist, wie in Figur 1 dargestellt, R in $1) bis (III) im oberen (m-1)-ten Bit Null für die Werte von K Bits so daß die Bitanzahl des Registers zum Speichern von R„ um (m-1) Bits kleiner ist im Vergleich zu dem herkömmlichen Verfahren.

Figur 2 zeigt ein Blockschaltbild zur Erläuterung der Rechenschaltung zur Berechnung von ΔΖ und R unter Verwendung des anhand von Figur 1 erläuterten Rechenverfahrens. Die Rechenschaltung besteht aus einer Rechensteuerschaltung 21 und einer Ausgangsschaltung 22.

In Figur 2 werden die Mantissen BR1M und BR2M in der oben genannten Gleichung (3) in die Register 201 und 202 gesetzt. Die Exponenten BR1E und BR2E in der genannten Gleichung (3) werden von Wählern 203 und 204 gewählt und in Register 205 bzw. 206 gesetzt. Der Exponent BR2E wird vom

Register 206 erzeugt und in einen Exponenten (-BR2E) umgewandelt, dessen Vorzeichen von einer Komplementärschaltung 207 umgewandelt wird. Die Addition dieses Exponenten zum Exponenten BRIE, der in das Register 205 gesetzt ist, wird von einer Additionsschaltung 208 durchgeführt. Die Polarität des Additionsergebnisses (BR1E - BR2E) wird von einem Polaritätsprüfer 209 geprüft.

Wenn das Ergebnis der Polaritätsprüfung positiv ist, wird das Ausgangssignal CS1 des Polaritätsprüfers 209 zu einer logischen "1", so daß der in das Register 201 eingegebene Exponent BR1M von den Wählern 210 und 211 gewählt und in das Register 212 eingegeben wird, und gleichzeitig wird der größere Exponent BR1E von einem Maximalwert-Wähler 213 gewählt und in das Register 214 eingegeben.

Als nächstes wird das oben erwähnte Additionsergebnis (BR1E - BR2E) vom Wähler 215 gewählt und in eine Bit-Verschiebeschaltung 216 eingegeben, und der vom Wähler 210 gewählte Exponent BR2M wird in der Bit-Verschiebeschaltung um (BRIE - BR2E) nach rechts verschoben, wobei das verschobene Ergebnis in das Register 217 eingegeben wird.

Die Addition des Inhalts dieses Registers 217 und der in das Register 212 eingegebenen Mantisse BR1M wird vom Addierer 218 durchgeführt, und das Additionsergebnis wird vom Wähler 211 gewählt und in das Register 212 eingegeben.

Zur gleichen Zeit prüft die Prüfeinrichtung 219, ob das Additionsergebnis Null ist oder nicht und ob ein Übertrag existiert oder nicht, wobei die Rechenoperationen entsprechend den obigen Fällen (I) bis (III) gemäß dem Prüfergebnis durchgeführt werden.

(A) Das Prüfurigsergebnis· ergibt' den Fall (I):

Der Inhalt des Registers 23 2 wird vom Wähler 220 gewählt und an die Ausgangsschaltung 22 in Form von Paralleldaten (D_n, D₁, D„, ..., Ό _o, D _Λ, ... D₁ _Λ) zusammen mit ν* ι /· iu"*"*; m~ ι κ·"* ι

dem Ausgangssignal CS2 der Prüfeinrichtung 219 gegeben. Das Ausgangssignal CS2 besteht aus zwei Bits (CS20, CS21), und

CS20 wird von einem Inverter 2201 der Ausgangsschaltung 22 in eine logische "1" umgewandelt, so daß die UND-Gatter 2.202, 2203, ..., 2204 und 2205 geöffnet werden. Die Daten D_Q werden vom Inverter 2206 invertiert und gehen durch ein ODER-Gatter 2207 hindurch, während die Daten D₁, ... D __ die ODER-Gatter 2208, ... 2209 passieren und vom Setzsignal SET in ein Pufferregister 2210 als z.. , z~/ ···/ ζ _- in Gleichung (6) gesetzt werden.

Die Daten D_Q werden ebenfalls als S in Gleichung (6) zum Platz MSB des Pufferregisters 2210 gegeben. Im Ergebnis läßt sich ΔΖ in Gleichung (6) am Ausgang des Pufferregisters 2210 erhalten.

Die Daten D - passieren das UND-Gatter 2205 und das

m-1 ^c

ODER-Gatter 2211 und werden vom Setzsignal SET an die Stelle MSB des Pufferregisters 2212 gegeben, während die Daten D , D-, ..., Ο]ς_ι vom Setzsignal SET direkt in das Pufferregistej

2212 eingegeben werden, so daß R_M in Gleichung (8) als Ausgangssignal des Pufferregisters 2212 erhalten werden kann.

Andererseits wird hinsichtlich des "Exponenten-Teiles der Wert, der in das oben genannte Register 214 eingegeben wird, also

Max(BR1E, BR2E) = BR1E

vom Wähler 221 gewählt und BRIE als solcher als Wert Rg in Gleichung (8) von der Ausgangsschaltung 22 erhalten. Kontinuierlich wird, nachdem der Exponent BR1E in einen Zähler 2213 der Ausgangsschaltung 22 eingegeben ist, ein Zählimpuls CP erzeugt, und der Zähler 2213 wird um 1 bis BR1E + 1 = ΔΖ heraufgezählt. Somit kann ΔΖ als Ausgangssignal des Zählers

2213 gemäß Gleichung (6) erhalten werden.

(B) das Prüfungsergebnis ergibt den Fall (II):

Der Inhalt des Registers 212 oder eines der Komplemente_/ die von der Komplementärschaltung 222 erhalten werden, wird vom Wähler 223 gewählt und an einen Prioritätskodxerer 224 angelegt.

Der Prioritätskodierer 224 bestimmt die Verschiebungsgröße (Bitzahl) j zur Verschiebung des Inhalts des Registers 212.bis die Gleichung (7) erfüllt ist.

Wenn ΔΖ gemäß Gleichung (6) beispielsweise mit ΔΖ_Μ = 0,010 ... O gegeben ist, wird j = 1 als Ausgangssignal erzeugt, und wenn ^Δζμ ~ 1/010 ... gilt, so wird das von der Komplementärschaltung 222 erhaltene Komplement =.0,110 ... . 5 von ΔΖ_Μ vom Wähler 223 gewählt und an den Prioritätskodierer 224 angelegt, so daß j =0 als Ausgangssignal erzeugt wird.

Wenn außerdem z.B. ΔΖ_Μ = 1,1110 ... 0 gilt, wird das Komplement = 0.0010 ... 0 von der Komplementärschaltung 222 erhalten und in gleicher Weise j = 2 als Ausgangssignal geliefert. Dieser Verschiebungswert 2 wird vom Wähler 215 gewählt und in die Bit-Verschiebungsschaltung 216 eingegeben.

Gleichzeitig wird der vom Wähler 210 gewählte Inhalt des Registers 212 von der Bit-Verschiebungsschaltung 216 um j nach links verschoben, was dem Fall entspricht, wo eine Multiplikation mit 7? erfolgt, und das verschobene Ergebnis wird in das Register 217 eingegeben.

Diese Bit-Verschiebungsgröße j wird vom Wähler 215 gewählt und in die Bit-Verschxebungsschaltung 216 eingegeben.

Der Inhalt des Registers 217 wird vom Wähler 220 gewählt und der Ausgangsschaltung 22 zugeführt.

Wenn diese K-Bit-Daten als (D₀', D-', D₂', ..., D* ₂ ,

D¹ ,, , ..., D' _Λ ) ausgedrückt werden, wird CS20 des Ausm— ι ic — ι

gangssignals CS2 der Prüfeinrichtung 219 eine logische "1" im Falle (B). Dementsprechend werden die Daten D_Q' des signifikantesten Bits als solche als S in Gleichung (6) verwendet, während die Daten D ', D ', ..., D¹ ₁ das UND-

ι ^ in™ ι

Gatter 2214 und das ODER-Gatter 2207, das UND-Gatter 2215

und QDER-Gatter 2208, ..., das UND-Gatter 2216 und ODER-, Gatter 2209 jeweils passieren und in das Pufferregister 2210 vom Setzsignal SET als Z₁, Z₂, ..., ζ _₁ gemäß Gleichung (6) eingegeben werden. Somit kann ΔΖ als Ausgangssignal des Pufferregisters 2210 erhalten werden.

Der Wert "0" wird an die Stelle MSB des Pufferregisters

2212 über das UND-Gatter 2217 und das ODER-Gatter 2211 eingegeben, und die Daten D' , ..., D,' werden vom Setzsignal SET direkt in das Pufferregister 2212 eingegeben, so daß

R^ als Ausgangssignal des Pufferregisters 2212 erhalten werden kann.

Andererseits wird der Wert des Exponenten-Teiles

Max(BR1E, BR2E) - BR1E,

5 der in das Register 214 eingegeben worden ist, vom Wähler 203 gewählt und in das Register 205 gesetzt, während der Ausgang j des Prioritätskodierers 224 vom Wähler 204 gewählt und in das Register 206 eingegeben wird.

Das Ausgangssignal (BR1E) des Registers 205 wird zum 10 Ausgangssignal (-j) der Komplementärschaltung 207 vom Addierer 208 hinzuaddiert, um das Komplement des Ausgangssignales des Registers 206 zu suchen, und das folgende Additions-Ausgangssignal:

Max(BRiE, BR2E) - j = BR1E - j

15 wird vom Wähler 221 gewählt und der Ausgangsschaltung 22 zuge- \ führt.

; In der Ausgangsschaltung 22 wird das Ausgangssignal

des Wählers 221 als AZ„ und Rg erzeugt.

; Mit anderen Worten, der Zählimpuls CP wird nicht vom

20 Zähler 2213 erzeugt, und sein Eingangssignal wird nur an

• den Zähler 2213 angelegt, so daß das Zähler-Ausgangssignal·

'. zu AZ„ wird.

I ^E

j (C) Das Prüfungsergebnis ergibt den Fall (III):

ι Der Inhalt des Registers 212 (der Wert jedes Bit ist

! 25 Null für die Bits vom 0-ten bis (k-i)-ten Bit) wird vom Wähler

j 220 gewählt und der Ausgangsschaltung 22 zugeführt.

Im Falle (C) wird, da CS2O des Signals CS2 den Wert

\ einer logischen "1" hat, das Ausgangssignal des Wählers

I 220 in die Pufferregister 2210 und 2212 eingegeben, und zwar

j 30 über die gleichen Gatter wie im Falle (B) . Als Ergebnis kann

ΔΖ_Μ als Ausgangssignal des Pufferregisters 2210 bzw. R_M als Ausgangssignal des Pufferregisters 2212 erhalten werden. Andererseits wird das Setzen des Exponenten-Teiles folgendermaßen durchgeführt: 35 BR1E = CMIN, BR2E = 0,

wobei CMIN der Minimalwert der Exponenten ist, so daß CMIN

in das Register 214 eingegeben wird. Entsprechend den gleichen Prozeduren wie im Falle (B) wird das vom Addierer 208 erhaltene Ausgangssignal CMIN vom Wähler 221 gewählt und der Ausgangsschaltung 22 zugeführt, so daß die Werte ΔΖ_Ε und Rg aus den folgenden Beziehungen erhalten werden können:

ΔΖ_Ε = CMIN, Rg = CMIN.

Eine Reihe von Steuersignalen, die für den obigen Rechenvorgang erforderlich sind, werden von einem Steuersignalgenerator 224 in der Rechensteuerschaltung 21 erzeugt. Bei der Ausführungsform nach Figur 2 sind nur das Setzsignal SET und das Zählimpulssignal CP unter einer Reihe von Steuersignalen dargestellt, die vom Ausgangssignal CS1 des Polaritätsprüfers 209 und dem Ausgangssignal CS2 der Prüfeinrichtung 219 als Eingangs-Zeitsteuersignale erzeugt werden, während die anderen zur Vereinfachung der Beschreibung weggelassen sind.

Der oben erwähnte Steuersignalgenerator 224 ist als üblicher Mikroprozessor aufgebaut.

Als Polaritätsprüfer 209 läßt sich beispielsweise ein monostabiler Multivibrator verwenden, der mit dem Anstiegsteil oder der Anstiegsflanke des Borge-Ausgangssignals im Addierer 208 getriggert wird.

Die Bit-Verschiebungsschaltung 216 enthält einen Zähler zur Bestimmung der Anzahl von zu verschiebenen Bits, ein Schieberegister zum Speichern der Eingangsdaten sowie eine Gatterschaltung zur Zuführung eines Verschiebungs-Impulssignals an das Schieberegister, bis der Inhalt des Zählers beispielsweise Null wird.

Die Prüfeinrichtung 219 besteht aus einem Komparator zur Prüfung, ob das Additions-Ausgangssignal a. des Addierers Null ist oder nicht, und einer Schaltung, für die ein ROM verwendet werden kann, zur Erzeugung des Signals CS2 (bestehend aus zwei Bits), entsprechend den obigen Fällen (I) bis (III) aus dem Ausgangssignal des Komparators und dem 35. Übertrags-Ausgangssignal C des Addierers 218.

Als nächstes wird, wenn das Ergebnis der Polaritätsprüfung des Additionsergebnisses (BR1E - BR2E) negativ ist, die Mantisse BR2M in das Register 212 eingegeben, während der Exponent BR2E in das Register 214 eingegeben wird. Anschließend können die gleichen Prozeduren durchgeführt werden, indem man BR1M und BR2M bzw. BR2E ersetzt. Wie vorstehend im einzelnen erläutert, tritt gemäß der Erfindung ein Ausgangssignal-Inkrement ΔΖ mit einem bestimmten definierten Wert für jede Iteration auf, und zwar unabhängig von dem Wert des Ausgangssignal-Inkrements AZ, so daß das Residuum des integrierten Wertes kleiner wird und die Genauigkeit der numerischen Lösung im Vergleich zu einer digitalen Integriereinrichtung weiter verbessert werden kann, wie sie sonst bei herkömmlichen Verfahren Anwendung findet.

Bei der Rechenoperation einschließlich eines in Figur 3 dargestellten Servosystems wird beispielsweise angenommen, daß der Fehler des Servosystems
ε = AZ₁ = ΔΥ_Ί - ΔΥ₂

gegen Null konvergiert, wenn das Ausgangssignal-Inkrement, das am Ausgang der digitalen Servoschaltung 31 auftritt, den Wert AZ₁ hat und ein Eingangssignal-Inkroment Ay für eine Rückkopplungsschaltung 32 ist und wobei ein Ausgangssignal-Inkrement ΔΖ_ dieser Rückkopplungsschaltung 32 durch einen Polaritätsinverter 33 hindurchgeleitet wird_r um eines der Eingangssignal-Inkremente (-Ay₂) der digitalen Servoschaltung 31 zu erhalten, um den Fehler des Servosystems mit der obigen Gleichung als die Differenz zwischen dem Eingangssignal-Inkrement -Ay₂ und dem anderen Eingangssignal-Inkrement Ay₁ der digitalen Servoschaltung 31 auszudrücken. Wenn die erfindungsgemäße digitale Integriereinrichtung in diesem Falle als Rückkopplungsschaltung 32 verwendet wird, wird stets eine Größe AZ₂ mit einem bestimmten definierten Wert als Ausgangssignal für jede Iteration erzeugt, so daß ε rasch gegen Null konvergiert, und die Genauigkeit der numerischen Lösung kann erheblich im Vergleich zu Integriereinrichtungen ver-

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bessert werden, die in herkömmlicher Weise arbeiten.

Wenn die unabhängige Integrationsvariable χ eine andere Variable als die Zeitvariable t ist, wird das gleiche Inkrement Δχ. der unabhängigen Variablen in Figur 4(a) nicht notwendigerweise für jede Iteration verwendet. Wie nämlich in Figur 4(b) dargestellt, wird sie nicht bei

verwendet. Dementsprechend war es bei

einer herkömmlichen digitalen Integriereinrichtung erforderlich die Summe der Eingangsinkremente y—>. zu

j=1 ³

berechnen und sie ausschließlich für diesen Zweck in einem Speicher zu speichern.

Wenn die erfindungsgemäße digitale Integriereinrichtung verwendet wird, wird jedoch Δχ. immer als Ausgangesignal-.. j. Inkrement ΔΖ.. bei der vorhergehenden Stufe erzeugt, und infolgedessen wird Δχ. in Figur 4(a) immer als Eingangssignal angelegt, so daß das Erfordernis eines derartigen Speichers entfällt.

BAD ORIGINAL

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Claims

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HITACHI, LTD. 18. August 1981

HITACHI DENSHI KABUSHIKI KAISHA

Digitale Integriereinrichtung

PATENTANSPRÜCHE

Digitale Integriereinrichtung zur Durchführung der Rechenoperation

wobei Y = Integrand,
ΔΥ = Inkrement einer Eingangsvariablen,

R= Residuum des integrierten Wertes des Integranden, ΔΧ = Inkrement einer unabhängigen Variablen, ΔΖ = Ausgangsinkrement des integrierten Wertes des Integranden,
K= Konstante und

η - Eingangszahl (positive ganze Zahl),

bei der i-ten Iteration, wobei eine erste Mantisse M., eine zweite Mantisse M-, ein erster Exponent E- und ein zweiter Exponent E₉ zum Ausdrücken der folgenden Gleichung

T 5 R = Mx 2^E1, (Y₁.+ K EAYJAX.= M„x 2^E2

verwendet, dann die Radixpunkte der ersten und zweiten Mantissen in der Bitanzahl entsprechend der Differenz zwischen den ersten und zweiten Exponenten eingestellt werden, um den Mantissenteil auf den größeren Exponenten der beiden einzustellen, und anschließend der Mantissenteil berechnet wird, um den obigen Rechenvorgang durchzuführen und ΔΖ sowie R zu erhalten, dadurch gekennzeichnet daß der Mantissenteil von ΔΖ in Termen von m (-2) Bits ausgedrückt wird, indem man das signifikanteste Bit entsprechend 5 dem ersten Bit oberhalb des Radixpunktes oder Kommas zu Bits unterhalb des Radixpunktes oder Kommas hinzuaddiert und daß der Radixpunkt oder das Komma dann entsprechend dem Additionsergebnis eingestellt wird., um stets ΔΖ und R entsprechend dem Wert des Additionsergebnisses für jede Iteration zu erhalten.
2. Integriereinrichtung nach Anspruch 1, dadurch gekennzeichnet , daß bei einem Übertrag des Additionsergebnisses vom signifikantesten Bit der Wert des signifikantesten Bit im Additionsergebnis und ein Wert, der durch Invertieren des Wertes des signifikantesten Bits erhalten wird, als ein Wert des signifikantesten Bits bzw. als Wert des ersten Bits unterhalb des Radixpunktes oder Kommas im Mantissenteil· von ΔΖ verwendet werden; daß im Falle von m größer als 3 die Werte vom zweiten Bit unterhalb

des Radixpunktes oder Kommas bis zum (m-1)-ten Bit unterhalb' des Radixpunktes oder Kommas als Werte für das zweite Bit bis zum (m-1)-ten Bit unterhalb des Radixpunktes oder Kommas im Mantissenteil von ΔΖ verwendet werden; daß dann ΔΖ als ein Wert gesucht wird, der erhalten wird, indem man 1 zum größeren Exponenten der ersten und zweiten Exponenten hinzüaddiert; und daß R erhalten wird, indem man die Werte vom (m-1)-ten Bit unterhalb des Radixpunktes oder Kommas bis zum am wenigsten signifikanten Bit unterhalb des Radixpunktes oder Kommas als Mantissenteil von R sowie den größeren Exponenten der ersten und zweiten Exponenten als Exponenten-Teil von R verwendet.
3. Integriereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß in dem Falle, wo das Additionsergebnis weder einen übertrag vom signifikantesten Bit ergibt noch Null ist, die Position des Radixpunktes 5 oder Kommas um eine vorgegebene Bitzahl verschoben wird, bis der Absolutwert des Additionsergebnisses einen vorgegebenen Schwellwert überschreitet; daß die Werte bis hinauf zu den m-ten signifikanten Bits einschließlich des signifikantesten Bits nach der-Verschiebung als Mantissenteil von ΔΖ verwendet werden, während die Werte vom m-ten Bit unter- · halb des Radixpunktes oder Kommas bis zum am wenigsten signifikantesten Bit unterhalb des Radixpunktes oder Kommas als Mantissenteil von R verwendet werden; und daß ΔΖ und R dann unter Verwendung eines Wertes, der durch Subtraktion

der vorgegebenen Bitanzahl vom größeren Exponenten der ersten und zweiten Exponenten erhalten worden ist, als Exponenten-Teil für ΔΖ sowie R verwendet.