DE102005034345B4

DE102005034345B4 - Verfahren und Schaltungen zur Datenverarbeitung auf Basis trinärer und quartärer Logik

Info

Publication number: DE102005034345B4
Application number: DE200510034345
Authority: DE
Inventors: Talip Tevkuer
Original assignee: Individual
Current assignee: Individual
Priority date: 2005-05-24
Filing date: 2005-05-24
Publication date: 2010-03-04
Anticipated expiration: 2025-05-25
Also published as: DE102005034345A1

Abstract

Verfahren zur Datenverarbeitung auf Basis trinärer und quartärer Logik, dadurch gekennzeichnet, dass neben drei unterschiedlichen Potentialpegeln (Masse 0, +5 V, –5 V) ein vierter hochohmiger Zustand 0 verwendet wird und die vier Zustände jeweils eine logische Zahl 0, 1, 2, 3 ersetzen.

Description

Die Erfindung betrifft ein Verfahren und Schaltungen auf der Basis trinärer und quartärer Logiken zur Anwendung in digitalen Computern und anderen digitalen Datenverarbeitungsanlagen.
[Stand der Technik]
In der EP 0 179 310 A2 ist eine trinäre Schnittstelle für eine binäre Logik vorgestellt.
Durch Verwendung eines trinären Logikübertragungskanals werden Daten von einer ersten binären Koinzidenzschaltung (11) zu einer zweiten binären Koinzidenzschaltung (12) übertragen. Binäre Logiksignale werden durch einen ersten Satz binärer Steuersignale einer trinären Übertragungslogik, bestehend aus einem trinären Sender und einem trinären Empfänger, zugeführt. Trinäre Treiber treiben den Übertragungskanal in drei getrennten Spannungshöhen, die von den zwei Niveaus in den binären Systemen abgeleitet sind.
Die US 2004/0075466 A1 beschreibt ein trinäres Verfahren für einen digitalen Computer oder andere digitale Verarbeitungseinrichtungen, wobei die elektronische Vorrichtung oder das Computersystem ein Verfahren verwendet, das drei Zustände nutzt, die logisch als 1, 0 und –1 darstellbar sind.
Diesen Lösungen sind in bezug auf eine hohe Datendichte, einer schnellen Datenverarbeitung und der notwendigen Anzahl der Anschlüsse Grenzen gesetzt.
Aus der Druckschrift „Yasuda, Y.; Tokuda, Y.; Zaima, S.; Pak, K.; Nakamura, T.; Yoshida, A.: ”Realization of quarternary logic circuits by n-channel MOS devices”, in: IEEE Journal of Solid-State Circuits, Volume 21, issue 1, Feb 1986 (Page(s): 162–168” ist ein System zur Gestaltung quartärer logischer Schaltkreise bekannt, in denen vier unterschiedliche elektrische Potentialpegel genutzt werden, die jeweils eine logische Zahl darstellen. Neben einem Nullwert, werden drei positive Spannungswerte (0,5, 1,5, 2,5) verwendet. Dieses System hat den Nachteil, dass bei Pegelschwankungen Informationsfehler auftreten.
Auch die in der US-Patenschrift 5 524 088 A dargestellten Multifunktionsschaltkreise nutzen logische trinäre und quartäre Systeme mit drei unterschiedlichen positiven Potentialpegeln (z. B.: 0, 1/3, 2/3, 1) In der Praxis sind auch hier die Pegel nicht eindeutig differenzierbar.
Ferner beschreiben die Druckschriften: „Bundalo Dušanka, Bundalo Zlatko & Dordeviċ Branimir: Design of quarternary logic systems and circuits”, IN: Facta universitatis-series: electronics and Energetics, vol. 18 No. 1, pp. 45–56, April 2005” und „Smith, K. C.: „The Prospects for Multivalued Logic: A Technology and Applications View”, IN: IEEE Transactions an Computers, Volume C-30, issue 9, Sept. 1981 Page(s): 619–634” trinäre und quartäre Systeme, die auf binären Logiken aufgebaut sind.
Auch diese logischen Systeme verwenden zu ihrer Realisierung drei getrennte Spannungshöhen, die von den zwei Niveaus in den binären Systemen abgeleitet sind und deshalb einer hohen Datendichte und einer schnellen Datenverarbeitung ebenfalls Grenzen setzen.
[Aufgabe der Erfindung]
Aufgabe der Erfindung ist es, ein Verfahren und Schaltungen zur Datenverarbeitung auf der Basis trinärer und quartärer Logiken zu schaffen, mit denen trinäre oder auch quartäre Systeme darstellbar sind und höhere Übertragungsraten und – geschwindigkeiten sowie fehlerfreie Ergebnisse auch bei schwankenden Pegeln erreichbar sind.
Die Aufgabe wird hinsichtlich des Verfahrens mit den Merkmalen des 1. Patentanspruchs und hinsichtlich der Schaltungen mit den Merkmalen des 3. Patentanspruchs gelöst. Vorteilhafte Weiterentwicklungen und Ausgestaltungen sind Gegenstand der Unteransprüche.
Einem trinären Schalt- und Rechensystems, dass bekannterweise drei Potentialpegel, z. B. 0 (Masse), +5 V, –5 V, verwendet, wird ein weiterer Zustand, 0 (hochohmig) hinzugefügt, so dass nunmehr vier unterschiedliche elektrische Potentialpegel (Masse, +5 V, –5 V und hochohmiger Zustand) gebildet sind, die jeweils durch eine arithmetische und logische Zahl ersetzt werden (0, 1, 2, 3).
Durch den hochohmigen oder auch offenen Zustand sind quasi vier Zustände realisiert, so dass auch von quartären Logiken gesprochen werden kann.
Außerdem sind durch die wechselweise Verschaltung von P-, N-, NP- und PN-Binärlogikarten zusammen mit den vier Signalzuständen verschiedene trinäre und quartäre Logiken darstellbar.
So wird ein N-polarer Eingang und ein P-polarer Ausgang in den Logiken derart verknüpft, dass der N-polare Eingang nur einen Zustand 2 (Signal 2) und der P-polare Ausgang nur den Zustand 1 (Signal 1) erkennt oder umgekehrt.
In den logischen Grundbauelementen bzw. -gattern werden zwei logische Zustände trinärer oder quartärer Eingangssignale in zwei logische Zustände an einem Ausgang Q gewandelt. Die, in dieser Form aufgebauten Gatter werden als binäre Glieder bezeichnet.
Demgegenüber bestehen die dualen Glieder aus der Verschaltung von zwei binären Gliedern, so dass zwei Ausgänge Q₁ und Q₂ binärer Signale gebildet sind.
Durch den Aufbau von Endstufen können die Ausgangssignale der binären und dualen Glieder trinär oder quartär gewandelt und so trinäre bzw. quartäre Glieder geschaffen werden.
Und schließlich kann aus der Verschaltung von binären, dualen und trinären Gliedern in einfachster Weise ein geschlossenes trinäres Signalverarbeitungssystem geschaffen werden, mit dem beispielsweise ein leistungsstarkes Schalt- und Rechennetz, z. B. für einen Computer, realisierbar ist.
[Beispiele]
An Hand von Zeichnungen werden der Aufbau und die Wirkungsweise der Erfindung näher erläutert.
Es zeigen:
1 Ein NP binäres ODER-Gatter,
2 ein PN binäres ODER-Gatter,
3 ein NP binäres UND-Gatter,
4 ein PN binäres UND-Gatter,
5 ein ODER-ODER-Dualgatter,
6 ein UND-UND Dualgatter,
7 ein ODER-UND-Dualgatter,
8 ein UND-ODER-Dualgatter,
9 ein ODER-ODER-Dualgatter mit zusätzlichem Eingang C,
10 ein NAND-NAND-Dualgatter,
11 eine Trinäre Endstufe,
12 eine trinäre Endstufe mit High Pegel Treiber,
13 eine trinäre Endstufe mit High Pegel Treiber und Null Pegel Treiber,
14 ein trinäres ODER-Gatter mit Korrektursignal,
15 ein trinäres NOR-Gatter,
16 ein trinäres UND-Gatter,
17 ein trinäres NAND-Gatter,
18 ein trinäres ODER1-UND2-Gatter,
19 ein trinäres NOR1-NAND2-Gatter,
20 ein trinäres UND1-ODER2-Gatter,
21 ein trinäres NAND1-NOR2-Gatter,
22 ein Nicht1-Gatter.
23 ein Nicht2-Gatter,
24 ein Rad-Gatter vorwärts,
25 ein Rad-Gatter rückwärts,
26 einen trinären Flip Flop Vortreiber,
27 einen trinären RS Flip Flop,
28 einen Flip Flop für ein trinäres Schieberegister,
29 einen Flip Flop für einen trinären Zähler und Teiler,
30 einen trinären Halbaddierer,
31 einen trinären Halbsubtrahierer,
32 einen trinären Vollmultiplikator,
33 einen trinären Volladdierer,
34 einen trinären Vollsubtrahierer,
35 einen Umwandler von trinären zu binären Daten,
36 einen Umwandler von binären zu trinären Daten,
37 einen trinären Buss-Treiber,
38 einen trinären Lösch- und Lesespeicher,
39 das grundsätzliche Prinzip einer trinären Schaltung nach dem trinä ren Verfahren,
40 eine Übersicht P. N. PN. NP binärer Grundgatter 1, 2, 3, 4, 5, 6, 7, 8.
Nach 1 wird ein NP binäres ODER-Gatter 1 auf einfachste Art und Weise realisiert. Es besteht aus einem NPN-Verstärker V₁ am Ausgang Q und einem NPN-Verstärker V₂, mit einem oder mehreren Emitteranschlüssen, an den Eingängen A und B sowie einem Spannungsteiler R₂, R₃ zwischen dem Ausgang von V₂ und dem Eingang von V₁.
Somit wird ein Signal 2 an den Eingängen A oder B zum Signal 1 am Ausgang Q Oder verknüpft, denn ein N-polarer Eingang wandelt nur ein Signal 2 zu einem Signal 1 am P-polaren Ausgang. Die in unterschiedlicher Kombination an den Eingängen A ∨ B angelegten logischen Zustände (0, 1, 2, 3) werden demzufolge in die binären logischen Zustände 0 und 1 am Signalausgang Q gewandelt. A(2) ∨ B(2) = Q(1).
In 2 ist ein PN binäres ODER-Gatter 2 in analoger Schaltung zu 1 dargestellt, wobei am Ausgang Q ein PNP-Verstärker V₁ und an den Eingängen A und B ein PNP-Verstärker V₂, mit einem oder mehreren Emitteranschlüssen, und ein Spannungsteiler R₂, R₃ zwischen dem Ausgang von V₂ und dem Eingang von V₁ angeordnet ist.
Somit wird ein Signal 1 (P-polar) an den Eingängen A oder B zum Signal 2 (N-polar) am Ausgang Q Oder verknüpft. Die in unterschiedlicher Kombination an den Eingängen A ∨ B angelegten vier logischen Zustände (0, 1, 2, 3) werden in binäre logischen Zustände (0, 2) am Signalausgang Q gewandelt. A(1) ∨ B(1) = Q(2).
Weitere Grundbauelemente zeigen die Figuren 3 bis 10.
Dabei zeigt 3 ein NP binäres UND-Gatter 3. Die P-polaren Eingänge (Signal 1) eines P-binären UND-Gatters 7, dargestellt in 40, das nur binäre Zustände an den Eingängen erfasst, wird jeweils durch den Ausgang eines NP binären ODER-Gatters 1 angesteuert. Dabei wird ein Signal 2 (N-polar) an den Eingängen A und B zum Signal 1 (P-polar) am Ausgang Q Und verknüpft. Die in unterschiedlicher Kombination an den Eingängen A ∨ B angelegten vier logischen Zustände (0, 1, 2, 3) werden in binäre logischen Zustände (0, 1) am Signalaus gang Q gewandelt, wobei nur die Kombination A = logisch 2 und B = logisch 2 am Ausgang Q = logisch 1 ergibt. A ∧ B(2) = Q(1)
4 zeigt analog zu 3 ein PN-binäres UND-Gatter 4. N-polare Eingänge (Signal 2) eines N-binären UND-Gatters 8, dargestellt in 40, das nur binäre Zustände an den Eingängen erfasst, wird jeweils durch den Ausgang eines PN binären ODER-Gatters 2 angesteuert. Dabei wird ein Signal 1 (P-polar) an den Eingängen A und B zum Signal 2 (N-polar) am Ausgang Q Und verknüpft. Die in unterschiedlicher Kombination an den Eingängen A ∨ B angelegten vier logischen Zustände (0, 1, 2, 3) werden in binäre logischen Zustände (0, 2) am Signalausgang Q gewandelt, wobei nur die Kombination A = logisch 1 und B = logisch 1 am Ausgang Q = logisch 2 ergibt. A ∧ B(1) = Q(2)
Die Verwendung von P-binären logischen ODER-Gattern 5 (siehe 40) dient zum Aufbau von Dual-Gattern 9 oder 11 (5 oder 7).
Die Verwendung von P-binären logischen UND-Gattern 6 (siehe 40) dient zum Aufbau von Dual-Gattern 10 oder 12 (6 oder 8).
Ein ODER-ODER-Dualgatter 9 zeigt 5. Die Eingänge A und B werden parallel einem P-binären ODER-Gatter 5 und einem NP-binären ODER-Gatter 1 derart zugeführt, dass A und B gleichzeitig an dem Gatter 9 anliegen und sich so zwei Ausgänge ergeben, nämlich Q₁ von Gatter 5 und Q₂ von Gatter 1. Q₁ und Q₂ können jeweils zwei logische Zustände (0, 1) annehmen und sind ODER verknüpft. Somit wird Signal 1 an den Eingängen A und B zum Signal 1 am Ausgang Q₁ ODER verknüpft und Signal 2 an den Eingängen A und B wird ebenfalls zum Signal 1 am Ausgang Q₂ ODER verknüpft. Es ergibt sich: A ∨ B(1) = Q₁(1), A ∨ B(2) = Q₂(1).
Ein UND-UND Dualgatter 10 ist in 6 dargestellt. Die Eingänge A und B werden parallel einem P-binären UND-Gatter 6 (Siehe 40) und einem NP-binären UND-Gatter 3 derart zugeführt, dass A und B gleichzeitig an dem Gatter 10 anliegen und sich so zwei Ausgänge ergeben, nämlich Q₁ von Gatter 6 und Q₂ von Gatter 3. Q₁ und Q₂ können jeweils zwei logische Zustände (0, 1) annehmen und sind UND verknüpft. Somit wird Signal 1 an den Eingängen A und B zum Signal 1 am Ausgang Q₁ UND verknüpft und Signal 2 an den Eingängen A und B wird ebenfalls zum Signal 1 am AusgangQ ₂ UND verknüpft. Es ergibt sich: A ∧ B(1) = Q₁(1), (A ∧ B(2) = Q₂(1).
In 7 ist ein ODER-UND-Dualgatter 11 realisiert. Die Eingänge A und B werden parallel einem P-binären ODER-Gatter 5 (Siehe 40) und einem NP-binären UND-Gatter 3 derart zugeführt und verkoppelt, dass A und B gleichzeitig an dem Gatter 11 anliegen und sich so zwei Ausgänge ergeben, nämlich Q₁ von Gatter 5 und Q₂ von Gatter 3. Q₁ und Q₂ können jeweils zwei logische Zustände (0, 1) annehmen und sind ODER/UND verknüpft. Somit wird Signal 1 an den Eingängen A und B zum Signal 1 am Ausgang Q₁ ODER verknüpft und Signal 2 an den Eingängen A und B wird zum Signal 1 am Ausgang Q₂ UND verknüpft. Es ergibt sich: A ∨ B(1)Q₁(1), A ∧ B(2) = Q₂(1).
In dem UND-ODER-Dualgatter 12 nach 8 werden die Eingänge A und B parallel einem P-binären UND-Gatter 6 (Siehe 40) und einem NP-binären ODER-Gatter 1 derart zugeführt und verkoppelt, dass A und B gleichzeitig an dem Gatter 12 anliegen und sich so zwei Ausgänge ergeben, nämlich Q₁ von Gatter 6 und Q₂ von Gatter 1. Q₁ und Q₂ können jeweils zwei logische Zustände (0, 1) annehmen und sind UND/ODER verknüpft. Somit wird Signal 1 an den Eingängen A und B zum Signal 1 am Ausgang Q₁ UND verknüpft und Signal 2 an den Eingängen A und B wird zum Signal 1 am Ausgang Q₂ ODER verknüpft. Es ergibt sich: A ∧ B(1) = Q₁(1), A ∨ B(2) = Q₂(1).
9 zeigt ein ODER-ODER-Dualgatter 13 mit einem zusätzlichen Control-Eingang C. Die Eingänge A, B und C werden parallel einem P-binären ODER-Gatter 5 (Siehe 40) und einem PN-binären ODER-Gatter 2 derart zugeführt und verkoppelt, dass A, B und C gleichzeitig an dem Gatter 13 anliegen und sich zwei Ausgänge ergeben, nämlich Q₁ von Gatter 5 und Q₂ von Gatter 2. Somit wird Signal 1 an den Eingängen A und/oder B und/oder C zum Signal 1 am Ausgang Q₁ ODER verknüpft und zum Signal 2 am Ausgang Q₂ ODER verknüpft. Es ergibt sich: A ∨ B ∨ C(1) = Q₁(1) ∧ Q₂(2).
Die 10 beschreibt ein NAND-NAND Gatter 14, bei dem die Eingänge A, B und C parallel einem P-binären UND-Gatter 7 (Siehe 40) und einem PN- binären UND-Gatter 4 zugeführt und verkoppelt sind. Das Signal am Eingang A wird dem Gatter 7 direkt und dem Gatter 4 negiert zugeführt, das Signal am Eingang B wird dem Gatter 4 direkt und dem Gatter 7 negiert zugeführt und das Signal am Eingang C liegt an beiden Gattern 4 und 7 negiert an. Somit wird Signal 1 an den Eingängen A, B oder C zum Signal 1 am Ausgang Q₁ NAND und an den Eingängen A, B oder C zum Signal 2 am Ausgang Q₂ NAND verknüpft. Es ergibt sich: (A ∧ B ∧ C = Q₁ 1) ∧ ∨ (A ∧ B ∧ C = Q₂ 2).
Die Figuren 11 bis 13 beschreiben Endstufen 15 bis 17, so dass auch an den Ausgängen Q (Q₁, Q₂) trinäre Signale entnehmbar sind.
Die trinäre Endstufe 15 nach 11 besteht aus einem PNP-Verstärker V₁ für ein Signal 1 und einem PNP-Verstärker V₂ für ein Signal 2. Liegt an den Eingängen A oder B jeweils der Zustand 0 an, wird dieser am Ausgang Q zum Zustand 1 bzw. 2 invertiert. Dadurch wird auf einfachste Weise eine Endstufe 15 für trinäre Gatter realisiert. Ein Signal 0 am Eingang A erzeugt demzufolge ein Signal 1 am Ausgang Q und ein Signal 0 am Eingang B erzeugt ein Signal 2. Liegen die Zustände 1 und 2 an den Eingängen A und B an, wird Signal 3 am Ausgang Q erzeugt. Die Zustände 0 ∧ 0 an den Eingängen A ∧ B sind nicht erlaubt.
In der trinären Endstufe 16 nach 12 werden die Eingänge A und B einer Endstufe 15 durch die Ausgänge Q₁ und Q₂ eines P.PN-logischen NAND-NAND Gatters 14 angesteuert. In der Endstufe 16 schaltet ein Signal 1 am Eingang A ein Signal 1 am Ausgang Q und ein Signal 1 am Eingang B ein Signal 2 am Ausgang Q. Ein Signal 1 am Carry-Eingang C erzeugt am Ausgang Q ein Signal 3, unabhängig davon was für ein Signal an den Eingängen A, B anliegt. Die Signale 1 ∧ 1 oder 0 ∧ 0 an den Eingängen A und B erzeugen Signal 3 am Ausgang Q.
In der trinären Endstufe 17 nach 13, die z. B. der Datenfernübertragung dient, wird der Ausgang Q von einer Endstufe 16 und durch die Ausgänge Q₁ und Q₂ eines P.PN-logischen ODER-ODER-Dualgatters 13 jeweils über Schutzdioden D₁ ∧ D₂ angesteuert. Die Endstufe 17 unterscheidet sich von der Endstufe 16 lediglich dadurch, dass nur bei Signalzuständen 0 an allen drei Eingängen A ∧ B ∧ C an allen drei Ausgängen Q1, Q2, Q der Zustand 0 erreicht ist.
Die 14 zeigt ein trinäres ODER-Gatter 18 mit Korrektursignal. Die Eingänge A und B werden von einer Endstufe 16 oder 17 durch die Ausgänge Q₁ und Q₂ eines NP-logischen ODER-ODER-Dualgatters 9 angesteuert, wobei ein P-binäres UND-Gatters 7 neben dem Ausgang Q am Gatter 18 zusätzlich einen Ausgang Q1 erzeugt. Somit wird ein Signal 1 an den Eingängen A ∨ B zum Signal 1 am Ausgang Q ODER verknüpft und ein Signal 2 an den Eingängen A ∨ B am Ausgang Q zu Signal 2, wobei ein Korrektursignal über den Ausgang Q1 erzeugt ist, wenn an den Eingängen A ∨ B zwei unterschiedliche Signale 1 ∧ 2 angelegt sind.
In 15 ist ein trinäres NOR-Gatter 19 dargestellt. Die Eingänge A und B werden von einer Endstufe 16 oder 17 durch die negierten Ausgänge Q₁ und Q₂ eines P.NP-logischen ODER-ODER-Dualgatters 9 angesteuert. Somit wird ein Signal 1 oder ein Signal 2 an den Eingängen A ∨ B zum Signal 1 oder Signal 2 am Ausgang Q NOR verknüpft.
Bei einem trinären UND-Gatter 20 nach 16 werden die Eingänge A und B von einer Endstufe 16 oder 17 durch die Ausgänge Q₁ und Q₂ eines P.NP-logischen UND-UND-Dualgatters 10 angesteuert. Somit wird ein Signal 1 oder ein Signal 2 an den Eingängen A ∧ B zum Signal 1 oder Signal 2 am Ausgang Q UND verknüpft.
In einem trinären NAND-Gatter 21 nach 17 werden die Eingänge A und B von einer Endstufe 16 oder 17 durch die negierten Ausgänge Q₁ und Q₂ eines P.NP-logischen UND-UND-Dualgatters 10 angesteuert. Somit wird ein Signal 1 oder ein Signal 2 an den Eingängen A ⋀ B zum Signal 1 oder Signal 2 am Ausgang Q NAND verknüpft.
Bei einem trinären ODER1-UND2-Gatter 22 nach 18 werden die Eingänge A und B einer Endstufe 16 oder 17 von den Ausgängen Q₁ und Q₂ eines P.NP-logischen ODER-UND-Dualgatters 11 angesteuert. Somit wird ein Signal 1 an den Eingängen A ∨ B zum Signal 1 am Ausgang Q ODER verknüpft und ein Signal 2 an den Eingängen A ∧ B zum Signal 2 am Ausgang Q UND verknüpft.
In einem trinären NOR1-NAND2-Gatter 23 werden nach 19 die Eingänge A und B einer Endstufe 16 oder 17 von den negierten Ausgängen Q₁ und Q₂ eines P.NP-logischen ODER-UND-Dualgatters 11 angesteuert. Somit wird ein Signal 1 an den Eingängen A ∨ B zum Signal 1 am Ausgang Q NOR verknüpft und ein Signal 2 an den Eingängen A ∧ B am Ausgang Q zu Signal 2 NAND verknüpft.
Ein trinäres UND1-ODER2-Gatter 24 ist in 20 dargestellt. Die Eingänge A und B einer Endstufe 16 oder 17 werden durch die Ausgänge Q₁ und Q₂ eines P.NP-logischen UND-ODER-Dualgatters 12 angesteuert. Somit wird ein Signal 1 an den Eingängen A ∧ B zum Signal 1 am Ausgang Q UND verknüpft und ein Signal 2 an den Eingängen A ∨ B am Ausgang Q zu Signal 2 ODER verknüpft.
21 zeigt ein trinäres NAND1-NOR2-Gatter 25. Die Eingänge A und B einer Endstufe 16 oder 17 werden durch die negierten Ausgänge Q₁ und Q₂ eines P.NP-logischen UND-ODER-Dualgatters 12 angesteuert. Somit wird ein Signal 1 an den Eingängen A ∧ B zum Signal 1 am Ausgang Q NAND verknüpft und ein Signal 2 an den Eingängen A ∨ B am Ausgang Q zu Signal 2 NOR verknüpft.
Bei einem trinären NICHT1-Gatter 26 nach 22 wird der Eingang A von einer Endstufe 16 oder 17 von einem P-logischen UND-Gatter 7, der Eingang B wird über den Ausgang Q₂ von einem P.NP-logischen ODER-ODER-Dualgatter 9 angesteuert und die Eingänge des Gatters 7 werden durch die negierten Ausgänge Q₁ und Q₂ des Dualgatters 9 angesteuert. Somit wird ein Signal 1 am Eingang A zum Signal 0 am Ausgang Q invertiert und ein Signal 0 zu einem Signal 1. Bei einem Signal 2 am Eingang A wird am Ausgang Q ein Signal 2 entnommen. Ein Signal 1 am Carry-Eingang C erzeugt bei beliebigen Signalen am Eingang A am Ausgang Q den Zustand 3.
In einem trinären NICHT2-Gatter 27 nach 23 wird der Eingang A einer Endstufe 16 oder 17 vom Ausgang Q₁ eines P.NP-logischen ODER-ODER-Dualgatters 9 und der Eingang B der Endstufe 16 oder 17 wird durch den Ausgang eines P-logischen UND-Gatter 7 angesteuert, wobei die Eingänge des Gatters 7 durch die negierten Ausgänge Q₁ und Q₂ des Dualgatters 9 angesteuert sind. Somit wird ein Signal 1 am Eingang A des trinären NICHT2-Gatter 27 zum Signal 1 am Ausgang Q und ein Signal 2 am Eingang A wird zum Signal 0 invertiert und umgekehrt.
Ein trinäres RAD-Gatter vorwärts 28 wird entsprechend 24 geschaffen, indem der Eingang B einer Endstufe 16 oder 17 (12 und 13) durch den Ausgang Q₁ eines P.NP-logischen ODER-ODER-Dualgatters 9 angesteuert wird. Gleichzeitig werden die Ausgänge Q₁ und Q₂ des Gatters 9 einem P-binären NOR-Gatter 5 (ODER-Gatter 5 mit negiertem Ausgang) zugeführt, dessen Ausgang dem Eingang A der Endstufe 16 oder 17 zugeführt wird. Das RAD-Gatter vorwärts 28 besitzt nur einen Eingang A, der gleichzeitig beiden Eingängen des P.NP-logischen ODER-ODER-Dualgatters 9 zugeführt wird. Somit werden alle Signale am Eingang A des RAD-Gatters 28 am Ausgang Q einen Schritt vorwärts verschoben (z. B. 0 zu 1,1 zu 2,2 zu 0).
Entsprechend 25 wird ein trinäres RAD-Gatter rückwärts 29 geschaffen, nur dass die Ausgänge des P.NP-logischen ODER-ODER-Dualgatters 9 und die Eingänge der Endstufe 16 oder 17 vertauscht sind. Der Eingang A einer Endstufe 16 oder 17 (12 und 13) wird durch den Ausgang Q₁ eines P.NP-logischen ODER-ODER-Dualgatters 9 angesteuert. Gleichzeitig werden die Ausgänge Q₁ und Q₂ des Gatters 9 einem P-binären NOR-Gatter 5 (ODER-Gatter 5 mit negiertem Ausgang) zugeführt, dessen Ausgang dem Eingang B der Endstufe 16 oder 17 zugeführt wird. Das RAD-Gatter rückwärts 29 besitzt nur einen Eingang A, der gleichzeitig beiden Eingängen des P.NP-logischen ODER-ODER-Dualgatters 9 zugeführt wird. Somit werden alle Signale am Eingang A des RAD-Gatters 29 am Ausgang Q einen Schritt rückwärts verschoben (z. B. 0 zu 2,2 zu 1,1 zu 0).
In den weiteren Figuren sind trinäre Signalverfahren und Speicherbauelemente beschrieben.
So zeigt 26 einen trinären Flip Flop Vortreiber 30. Die Eingänge A und B einer ersten Endstufe 16 oder 17 werden durch die Ausgänge Q₁ und Q₂ eines P.NP-logischen ODER-ODER-Dualgatters 9 angesteuert. Ferner steuern parallel dazu die Ausgänge Q₁ und Q₂ des Dualgatters 9 die Eingänge A und B einer zweiten Endstufe 16 oder 17 und negiert die Eingänge eines P-logischen UND-Gatters 7 an, an dem gleichzeitig ein Carry-Signal C anliegt, das parallel dazu negiert an den C-Eingängen der beiden Endstufen 16 oder 17 anliegt. Somit wird ein Signal 1 oder 2 an den Eingängen A oder B zu einem Signal 1 oder 2 am Ausgang Q ODER und am Ausgang Q₁ NOR verknüpft. Ein Signal 0 wird an den Eingängen A und B zum Signal 1 am Ausgang Q₁ UND verbunden, sobald ein Carry-Signal 1 am Eingang C angelegt ist.
In 27 wird ein trinäres RS Flip Flop 31 vorgestellt. Der Eingang A eines ersten NOR-Gatters 19 wird durch den negierten Ausgang Q _A eines Vortreibers 30 und der Eingang B wird durch den negierten Ausgang Q eines zweiten NOR-Gatters 19 angesteuert. Die Carry-Eingänge C, sowohl des ersten als auch des zweiten NOR-Gatters 19, werden durch den Ausgang eines P-logischen ODER-Gatters 5 gespeist. Der Ausgang Q des ersten NOR-Gatters 19 steuert den Eingang A des zweiten NOR-Gatters 19 an und der Eingang B des zweiten NOR-Gatters 19 wird vom Ausgang Q_B des Vortreibers 30 versorgt. Der erste Eingang des ODER-Gatters 5 bildet einen Reset-Eingang und der zweite Eingang wird vom Ausgang Q₁ des Vortreibers 30 versorgt. Somit wird ein Signal 1 an den Setzeingängen S₁ oder S₂ zum Signal 1 am Ausgang Q und zum Signal 2 am Ausgang Q gesetzt. Ein Signal 2 an den Setzeingängen S₁ und S₂ wird zum Signal 2 am Ausgang Q und zum Signal 1 am Ausgang Q gesetzt. Ein Signal 0 an den Setzeingängen S₁ und S₂ wird zum Signal 0 am Ausgang Q und Q, wenn ein Carry-Signal 1 am Eingang C anliegt.
Einen Master Slave Flip Flop für ein trinäres Schieberegister 32 zeigt 28. Der Setzeingang S₁ eines zweiten Flip Flops 31 wird durch den Setzausgang Q₁ eines ersten Flip Flops 31 angesteuert. Der Takteingang C steuert den ersten Flip Flop 31 direkt und den zweiten Flip Flop 31 über einen Inverter an. Der erste Flip Flop 31 wird von den Setzeingängen S₁ und S₂ direkt angesteuert und die Reseteingänge R des ersten und des zweiten Flip Flops 31 werden gleichzeitig von einem Resetsignal beaufschlagt. Bei einem Taktsignal von 0 zu 1 werden die Signalwerte an den Setzeingängen S₁ oder S₂ vom Master Slave Flip Flop 32 übernommen und zwischengespeichert. Bei einem Taktsignal von 1 zu 0 werden die Signalwerte, die sich im Zwischenspeicher befinden am Ausgang Q gesetzt.
In einen Flip Flop für einen trinären Zähler und Teiler 33 wird in 29 der Setzeingang S₂ eines ersten Flip Flops 31 durch den Setzausgang Q₁ eines zweiten Flip Flops 31 angesteuert. Der Eingang C des ersten Flip Flops 31 wird mit einem Taktsignal T₀ direkt beaufschlagt und der Setzeingang S₁ des zweiten Flip Flops 31 wird über ein RAD-Gatter vorwärts 28 durch den Ausgang Q des ersten Flip Flops 31 angesteuert, wobei der Takteingang C des zweiten Flip Flops 31 über einen Inverter durch das Taktsignal T₀ versorgt wird. Das Ausgangssignal Q des ersten Flip Flops 31 steuert gleichzeitig die Eingänge eines P.NP ODER-ODER-Dualgatters 9 an, dessen Ausgänge die Eingänge eines PN-logischen NOR-Gatters 5 ansteuern. Ferner wird der Ausgang Q des ersten Flip Flops 31 zur Erzeugung eines invertierten Ausganges Q₁ mit einem NICHT2-Gatter 27 verbunden. Die Reseteingänge R der Flip Flops 31 werden durch ein Resetsignal R₁ direkt beaufschlagt. Bei einem Taktsignal 0 wird das Signal, das am Ausgang Q anliegt, gleichzeitig über ein RAD-Gatter vorwärts 28 zwischengespeichert. Bei Taktsignal 1 wird der Wert, der sich im Zwischenspeicher befindet, am Ausgang Q gesetzt. Bei einem weiteren Taktsignal 1 wird der Ausgang Q einen Schritt vorwärts und der Ausgang Q einen Schritt rückwärts gezählt. Bei jedem Signalübergang am Ausgang Q von 2 zu 0 wird ein Taktsignal 1 am Ausgang T₁ abgegeben, um einen nachfolgenden Zähler oder ein Teilerwerk anzutreiben.
30 zeigt den Aufbau eines trinären Halbaddierers 34. Die Eingänge A eines P.NP-logischen ODER-ODER-Dualgatters 9 und eines UND-UND-Dualgatters 10 werden durch ein Signal A₁ (als Zahlenwert) angesteuert während die Eingänge B durch ein Signal B₁ (als Zahlenwert) angesteuert werden. Die Ausgänge Q₁ und Q₂ des P.NP-logischen ODER-ODER-Dualgatters 9 und des UND-UND-Dualgatters 10 speisen die Eingänge von drei P-logischen UND-Gattern 7 und drei P-logischen ODER-Gattern 5 in entsprechenden arithmetischen Verhältnissen. Der Ausgang Ü des dritten ODER-Gatters 5 erzeugt einen Übertrag. Die Ausgangssignale steuern eine Endstufe 16 oder 17 an. Ein Signal 0 ⋁ 1 ⋁ 2 wird an den Eingängen A ∧ B zum Ausgang Q (und Ü) addiert.
Den Aufbau Einen trinären Halbsubtrahierer 35 zeigt 31. Die Eingänge A und B eines ersten P.NP-logischen ODER-ODER-Dualgatters 9 werden durch ein Signal A₁ (als Zahlenwert-Minuend) und die Eingänge A und B eines zweiten P.NP-logischen ODER-ODER-Dualgatters 9 werden durch ein Signal B₁ (als Zahlenwert-Subtrahend) angesteuert. Die Ausgänge Q₁ und Q₂ der beiden P.NP-logischen ODER-ODER-Dualgatter 9 steuern die Eingänge von sechs P-logischen UND-Gattern 7 und fünf P-logischen ODER-Gattern 5 in entsprechenden arithmetischen Verhältnissen an. Der Ausgang E des fünften ODER-Gatters 5 erzeugt eine Entleihungszahl. Die Ausgangssignale des dritten und vierten ODER-Gatters 5 steuern eine Endstufe 16 oder 17 mit dem Ausgang Q an. Ein Signal 0 ∨ 1 ∨ 2 wird an den Eingängen A als Minuend und an den Eingängen B als Subtrahend zum Ausgang Q (und E) subtrahiert.
Bei einem trinären Vollmultiplikator 36 nach 32 werden die Eingänge A eines P.NP-logischen ODER-ODER-Dualgatters 9 und eines UND-UND-Dualgatters 10 durch ein Signal A₁ (als Zahlenwert) und die Eingänge B durch ein Signal B₁ (als Zahlenwert) angesteuert. Die Ausgänge Q₁ und Q₂ des ODER-ODER-Dualgatters 9 und des UND-UND-Dualgatters 10 steuern die Eingänge von vier P-logischen UND-Gattern 7, drei P-logischen ODER-Gattern 5 und einem P-logischen binären Halbaddierer in entsprechenden arithmetischen Verhältnissen an. Der Ausgang Ü des zweiten ODER-Gatters 5 erzeugt einen Übertrag. Die Ausgangssignale des binären Halbaddierers und des dritten ODER-Gatters 5 steuern eine Endstufe 16 oder 17 mit dem Ausgang Q an. Ein Signal 0 ∨ 1 ∨ 2 wird an den Eingängen A ∧ B multipliziert und das Ergebnis zusammen mit einem Übertrag Ü an dem Eingang Ü_N zum Ausgang Q (und Ü) addiert.
In 33 ist ein trinärer Volladdierer 37 mit Ü_N (in) und Ü (out) realisiert. Durch die Signale B₁ und Ü_N werden die Eingänge A und B eines ersten Halbaddierers 34 und durch das Signal A₁ und den Ausgang Q₁ des ersten Halbaddierers 34 werden die Eingänge A und B eines zweiten Halbaddierers 34 angesteuert. Die Übertragsausgänge Ü der beiden Halbaddierer 34 steuern ein P-logisches ODER-Gatter 5 zur Erzeugung des Ausgangsübertrags Ü. Ein Signal 0 ∨ 1 ∨ 2 wird an den Eingängen A₁ ∧ B₁ zusammen mit einem Übertragssignal Ü_N zum Ausgang Q und Ü addiert.
34 stellt einen trinären Vollsubtrahierer 38 dar. Durch die Signale B₁ und E_N werden die Eingänge A und B eines Halbaddierers 34, durch das Signal A₁ (als Minuend) und den Ausgang Q₁ (als Subtrahend) des Halbaddierers 34 werden die Eingänge A und B eines Halbsubtrahierers 35 angesteuert. Der Übertragsausgang Ü des Halbaddierer 34 und der Entleihungsausgang E des Halbsubtrahierers 35 steuert ein P-logisches ODER-Gatter 5 zur Erzeugung des Ausgangsentleihungssignal E an. Ein Signal 0 ∨ 1 ∨ 2 wird an den Eingängen A₁ als Minuend und B₁ als Subtrahend zusammen mit einem Entleihungssignal E_N (A – (B + E_N)) zum Ausgang Q und E subtrahiert.
Ein Wandler 39 zur Umwandlung von trinären zu binären Daten ist in 35 dargestellt. Die Eingänge 2⁰ eines P-logischen binären Volladdierers 43 werden durch die Ausgänge Q₁, Q₃, Q₅ von drei P.NP-logischen ODER-ODER-Dualgattern 9, die Eingänge 2¹ des Volladdierers 43 werden durch die Ausgänge Q₂, Q₃, Q₄, Q₆ der Dualgattern 9, die Eingänge 2² des Volladdierers 43 werden durch die Ausgänge Q₄ und zweimal Q₅ der Dualgattern 9 und die Eingänge 2³ des Volladdierers 43 werden durch den Ausgang zweimal Q₆ angesteuert. Das Signal T₁ (trinär 3⁰) steuert die Eingänge A und B des ersten Gatters 9, das Signal T₂ (trinär 3¹) steuert die Eingänge A und B des zweiten Gatters 9 und das Signal T₃ (trinär 3²) steuert die Eingänge A und B des dritten Gatters 9. Die trinären Signaleingänge T₁ bis T₃ werden jeweils über ODER-ODER-Dualgatter 9 in zwei Binärcodes an den Ausgängen Q₁ bis Q₆ gewandelt. Die Ausgänge Q₁ bis Q₆ werden je nach Zahlenwert einem oder mehreren Eingängen 2⁰ bis 2³, die die gleichen Zahlenwerte ergeben, eines binären Volladdierer 43 zugeordnet, wobei an den Ausgängen D₁ bis D₆ des Volladdierers 43 binäre Signale entstehen, die den trinären Eingangssignalen entsprechen.
Demgegenüber zeigt 36 einen Wandler 40 zur Umwandlung von binären zu trinären Daten. Die Eingänge 3⁰·1 eines trinären Volladdierers 37 werden durch die Signale D₁ (2⁰), D₃ (2²), D₅ (2⁴) angesteuert, während die Eingänge 3⁰·2 des Volladdierers 37, die jeweils über ein PN-logisches ODER-Gatter 2 verlaufen, durch die Eingänge D₂ (2¹), D₄ (2³), D₆ (2⁵) angesteuert werden. Die Eingänge 3¹·1 des trinären Volladdierers 37 werden durch die Signale D₃ (2²), D₆ (2⁵) angesteuert, während die Eingänge 3¹·2 des Volladdierers 37, die jeweils über ein PN-logisches ODER-Gatter 2 verlaufen, durch die Eingänge D₄ (2³), D₅ (2⁴) angesteuert werden. Die Eingänge 3²·1 des trinären Volladdierers 37 werden durch die Signale D₅ (2⁴), D₆ (2⁵) angesteuert, während der Eingang 3²·2 des Volladdierers 37, der über ein PN-logisches ODER-Gatter 2 verläuft, durch den Eingang D₆ (2⁵) angesteuert wird. Die Binärsignaleingänge D₁ bis D₆ werden jeweils, je nach den Zahlenwerten, einem oder mehreren Eingängen 3⁰ bis 3², deren Summen gleiche Zahlenwerte ergeben, von einem trinären Volladdierer 37 angesteuert. Für die Eingänge der Zahlen 2, 6 und 18 wird ein PN-logisches ODER-Gatter 2 vorge schaltet. An den Ausgängen T₁ bis T₄ ergeben sich somit trinäre Signale, die mit den Zahlenwerten an den binären Eingängen identisch sind.
Einen trinärer Bus-Treiber 41 wird nach 37 realisiert. Der Eingang A an einem zweiten ODER-Gatter 18 wird durch ein Datensignal A₁ und der Eingang B eines ersten ODER-Gatters 18 durch ein Datensignal B₁ angesteuert. Der Carry-Eingang C des ersten ODER-Gatters 18 wird durch den negierten Ausgang Q₁ eines ODER-ODER-Dualgatters 9 versorgt und der Carry-Eingang C des zweiten ODER-Gatters 18 durch den negierten Ausgang Q₂ des ODER-ODER-Dualgatters 9. Der Eingang A des ersten Gatters 18 und der Eingang B des zweiten Gatters 18 werden zur Masse verbunden oder als offene Eingänge ausgeführt. Die Eingänge A und B des ODER-ODER-Dualgatters 9 werden durch ein Enable-Signal En direkt angesteuert. Durch ein En(enable)-Signal 0 wird eine Busleitung zwischen A und B beidseitig gesperrt. Demgegenüber wird bei einem Signal E_N = 1 von B nach A freigegeben und bei einem En-Signal 2 ist die Busleitung von A nach B freigeschaltet.
Ein trinärer Lösch- und Lesespeicher 42 ist aus 38 zu entnehmen. Jedes Adresssignal A₀–A_X steuert jeweils die Eingänge A und B eines P.NP-logischen Dualgatters 9 (In 38 ist nur die Anordnung für A₀ dargestellt). Die Ausgänge Q₁ und Q₂ des Dualgatters 9 steuern die Eingänge eines Adressdecoders 44, dessen Ausgänge 0–x jeweils für einen trinären Bit, z. B. 0, die Eingänge G₁ und G₂ von. Die Ausgänge D₁ und D₂ der Transistoren V₁ und V₂ steuern die Eingänge A und B einer Endstufe 17 für einen trinären Bit an. Somit werden mehrere trinäre Adresssignale A₀–A_X über die Ausgänge Q₁ und Q₂ jeweils eines ODER-ODER-Dualgatters 9 in zwei Binärcodes (1 ∨ 0) ∨ (0 ∨ 1) ∨ (0 ∨ 0) gewandelt und einem Adressdecoder 44 zugeführt. Jedes Ausgangssignal des Adressdecoders 44 steuert für jedes Bit zwei N-Kanal FaMos Transistoren V₁ und V₂, V₃ und V₄ oder V₅ und V₆ beaufschlagt. Die Drain-Eingänge D, bzw. D₁ und D₂ der Transistoren V₁ und V₂ steuern jeweils einen Eingang der Endstufe 17. So werden trinäre Daten als Binär-Codes gespeichert und als trinäre Daten mittels trinären Adressen gelesen.
An Hand von 39 wird das grundsätzliche Prinzip einer trinären Schaltung 45 nach dem trinären Signalverfahren erläutert. Ein oder mehrere trinäre Signale (0, 1, 2, 3) werden durch ein P.NP-logisches Dualgatter 9, 10, 11, 12 bestehend aus einem UND bzw. ODER-Gatter 5 ∨ 6 und einem UND bzw. ODER-Gatter 1 ∨ 3 zu zwei P-binären Signalen an den Ausgängen Q₁, Q₂ UND bzw. ODER verknüpft. Die Signale an den Ausgängen Q₁ und Q₂ werden anschließend durch ein P-logisches UND bzw. ODER-Gatter 5 bzw. 7 zueinander in einer logischen und/oder arithmetischen Beziehung UND bzw. ODER verknüpft. Die binär codierten Signalergebnisse Q₁, Q₂ werden intern durch ein P. PN-logisches UND bzw. ODER-Dualgatter 13 bzw. 14 in zwei Signalarten an den Ausgängen Q₃, Q₄ UND bzw. ODER, entweder (0, 1) und/oder (0, 2) verknüpft. Das Endergebnis wird durch eine Endstufe 16 oder 17 zu einem trinären Signal umgewandelt. Bei einem internen trinären Signalverfahren werden die trinären Signale (1, 2, 3) durch die Endstufe 16 ausgeführt, weil das Signal 3 durch jedes trinäres Gatter als Signal 0 bewertet wird. Bei einer Datenfernübertragung werden demgegenüber nur die trinären Signale (1, 2, 0) entsprechend der Endstufe 17 ausgeführt.
40 zeigt noch einmal in einer Übersicht eine Liste 46 der P. N. PN. NP
binären Grundgatter 1, 2, 3, 4, 5, 6, 7, 8.

Binäre Glieder

1: NP binäres ODER-Gatter (Signal 2 am Eingang, Signal 1 am Ausgang)
2: PN binäres ODER-Gatter (Signal 1 am Eingang, Signal 2 am Ausgang)
3: NP binäres UND-Gatter (Signal 2 am Eingang, Signal 1 am Ausgang)
4: PN binäres UND-Gatter (Signal 1 am Eingang, Signal 2 am Ausgang)
5: P binäres ODER-Gatter (für Signal 1)
6: P binäres UND-Gatter (für Signal 1, Eingänge sind auf Signal 1 abgestimmt)
7: P binäres UND-Gatter (für Signal 1)
8: N binäres UND-Gatter (für Signal 2)

Duale Glieder

9: ODER-ODER Gatter
10: UND-UND Gatter
11: ODER-UND Gatter
12: UND-ODER Gatter
13: ODER-ODER Gatter, Nullpegel Endstufentreiber
14: NAND-NAND Gatter, Highpegel Endstufentreiber

Endstufen

15: Endstufe
16: Endstufe mit Highpegeltreiber
17: Endstufe mit High- und Nullpegeltreiber

Trinäre Glieder

18: ODER Gatter mit Korrektursignal
19: NOR Gatter
20: UND Gatter
21: NAND Gatter
22: ODER1-UND2 Gatter
23: NOR1-NAND2 Gatter
24: UND1-ODER2 Gatter
25: NAND1-NOR2 Gatter
26: Nicht1 Gatter
27: Nicht2 Gatter
28: Rad Gatter, vorwärts
29: Rad Gatter, rückwärts

Trinäre Flip Flops

30: Flip Flop Vortreiber
31: RS Flip Flop mit dualem Setzeingang
32: Schieberegister Flip Flops
33: Zähler und/oder Teiler Flip Flops

Trinäre Recheneinheiten

34: Halbaddierer
35: Halbsubtrahierer
36: Vollmultiplikator
37: Volladdierer
38: Vollsubtrahierer

Umwandler

39: Trinärdaten zu Binärdaten Umwandler
40: Binärdaten zu Trinärdaten Umwandler
41: trinärer Bustreiber
42: trinärer Lösch und Lesespeicher EPROM mittels dualer N Kanal MOS-Transistoren
43: binärer Volladdierer
44: Adressdecoder
45: trinäres Signalverarbeitungssystem
46: Liste für Grundgatter 1) NP Umwandlungslogik ODER Gatter (NP Binär) 2) PN Umwandlungslogik ODER Gatter (PN Binär) 3) NP Umwandlungslogik UND Gatter (NP Binär) 4) PN Umwandlungslogik UND Gatter (PN Binär) 5) ODER Gatter (P-Binärlogik) 6) UND Gatter (P-Binärlogik) 7) UND Gatter (P-Binärlogik) 8) UND Gatter (N-Binärlogik)

Claims

Verfahren zur Datenverarbeitung auf Basis trinärer und quartärer Logik, dadurch gekennzeichnet, dass neben drei unterschiedlichen Potentialpegeln (Masse 0, +5 V, –5 V) ein vierter hochohmiger Zustand 0 verwendet wird und die vier Zustände jeweils eine logische Zahl 0, 1, 2, 3 ersetzen.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass P-, N-, NP- und PN-polare Kanäle binärer Logiken derart wechselweise verschaltet werden, dass ein N-polarer Eingang und ein P-polarer Ausgang in den Logiken derart verknüpft wird, dass der N-polare Eingang nur einen Zustand 2 (Signal 2) und der P-polare Ausgang nur den Zustand 1 (Signal 1) erkennt oder umgekehrt.
Schaltungen zur Datenverarbeitung auf Basis trinärer und quartärer Logik, dadurch gekennzeichnet, dass durch Verwendung von drei unterschiedlichen Potentialpegeln (Masse 0, +5 V, –5 V) und einem vierten hochohmigen Zustand 0, die jeweils eine logische Zahl 0, 1, 2, 3 bilden, ein System von trinären logischen und arithmetischen Schaltungen realisierbar ist.
Schaltungen nach Anspruch 3, dadurch gekennzeichnet, dass durch einen Einsatz von P-, N-, NP- und PN-Binärlogikgattern sowie deren Verschaltung trinäre und quartäre Logiken darstellbar sind.
Schaltungen nach Anspruch 3 und 4, dadurch gekennzeichnet, dass binäre Grundgatter (1, 2, 3, 4, 5, 6, 7, 8) aufgebaut sind, bei denen jeweils zwei Zustände trinärer oder quartärer Signale an Eingängen A und/oder B zu einem N- und/oder P-polaren binären Ausgang Q verknüpft sind.
Schaltungen nach Anspruch 3, 4 und 5, dadurch gekennzeichnet, dass aus jeweils zwei binären Grundgattern (1, 2, 3, 4, 5, 6, 7, 8) duale Gatter (9, 10, 11, 12, 13, 14) derart geschaltet sind, dass an zwei Ausgängen Q₁ und Q₂ binäre Signale abnehmbar sind.
Schaltungen nach Anspruch 3 bis 6, dadurch gekennzeichnet, dass den binären Grundgattern (1, 2, 3, 4, 5, 6, 7, 8) und dualen Gattern (9, 10, 11, 12, 13, 14) Endstufen (15, 16, 17) für den Aufbau trinärer oder quartärer Glieder (18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29) nachgeschaltet sind.
Schaltung nach Anspruch 3 bis 7, dadurch gekennzeichnet, dass ein NP binäres ODER-Gatter (1) aus einem NPN-Verstärker V₁ am Ausgang Q und aus einem NPN-Verstärker V₂, mit einem oder mehreren Emitteranschlüssen, an den Eingängen A und B sowie einem Spannungsteiler R₂, R₃ zwischen dem Ausgang von V₂ und dem Eingang von V₁ aufgebaut ist.
Schaltung nach Anspruch 3 bis 7, dadurch gekennzeichnet, dass ein PN binäres ODER-Gatter (2) aus einen PNP-Verstärker V₁ am Ausgang Q, an den Eingängen A und B aus einem PNP-Verstärker V₂, mit einem oder mehreren Emitteranschlüssen und einem Spannungsteiler R₂, R₃ zwischen dem Ausgang von V₂ und dem Eingang von V₁ aufgebaut ist.
Schaltung nach Anspruch 3 bis 7, dadurch gekennzeichnet, dass ein NP binäres UND-Gatter (3) aus jeweils einem NP binären ODER-Gatter (1) für die Eingänge A und B und einem P-binären UND-Gatter (7) zur Verknüpfung der beiden P-polaren Ausgänge der Gatter (1) aufgebaut ist.
Schaltung nach Anspruch 3 bis 7, dadurch gekennzeichnet, dass ein PN binäres UND-Gatter (4) aus jeweils einem PN binären ODER-Gatter (2) für die Eingänge A und B und einem N-binären UND-Gatters (8) zur Verknüpfung der beiden N-polaren Ausgänge der Gatter (2) aufgebaut ist.
Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass ein P-binäres ODER-Gatter (5) und ein NP-binäres ODER-Gatter (1) zu einem ODER-ODER-Dualgatter (9) parallel verschaltet ist.
Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass ein P-binäres UND-Gatter (6) und ein NP-binäres UND-Gatter (3) zu einem UND-UND-Dualgatter (10) parallel verschaltet ist.
Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass ein P-binäres ODER-Gatter (5) und ein NP-binäres UND-Gatter (3) zu einem ODER-UND-Dualgatter (11) parallel verschaltet ist.
Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass ein P-binäres UND-Gatter (6) und ein NP-binäres ODER-Gatter (1) zu einem UND-ODER-Dualgatter (12) parallel verschaltet ist.
Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass ein PN-binäres ODER-Gatter (2) und ein P-binäres ODER-Gatter (5) zu einem ODER-ODER-Dualgatter (13) parallel verschaltet sind und das Dualgatter (13) einen zusätzlichen Control-(Carry)Eingang C besitzt.
Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass ein NAND-NAND Gatter (14) aus einem P-binären UND-Gatter (7), das negierte Eingänge B und C, und einem PN-binären UND-Gatter (4), das negierte Eingänge A und C sowie einen negierten Ausgang Q₂ besitzt, zusammengesetzt und parallel verkoppelt ist.
Schaltung nach Anspruch 3 und 4, dadurch gekennzeichnet, dass eine trinäre Endstufe (15) aus einem PNP-Verstärker V₁ für ein Signal 1 und einem PNP-Verstärker V₂ für ein Signal 2 besteht.
Schaltung nach Anspruch 3, 4, 17 und 18, dadurch gekennzeichnet, dass eine trinäre Endstufe (16) mit High Pegel Treiber aus einem NAND-NAND-Dualgatter (14) und einer Endstufe (15) aufgebaut ist.
Schaltung nach Anspruch 3, 4, 16 und 19, dadurch gekennzeichnet, dass für den Aufbau einer trinären Endstufe (17) ein P.PN-logisches ODER-ODER-Dualgatter (13) parallel zu einer Endstufe (16) geschaltet ist und zwischen den Ausgängen Q₁ ∧ Q₂ des ODER-ODER-Dualgatters (13) und dem Ausgang Q der Endstufe (16) jeweils Schutzdioden D₁ ∧ D₂ angeordnet sind.
Schaltung nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass für den Aufbau eines trinären ODER-Gatters (18) mit Korrektursignal den Ausgängen Q₁ und Q₂ eines NP-logischen ODER-ODER-Dualgatters (9) eine Endstufe (16) oder (17) zur Bildung eines Ausganges Q und ein P-binäres UND-Gatter (7), zur zusätzlichen Erzeugung eines Ausgang Q₁, nachgeschaltet ist.
Schaltung nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass ein trinäres NOR-Gatter (19) aus einem P.NP-logischen ODER-ODER-Dualgatter (9) und einer Endstufe (16) oder (17) aufgebaut ist, wobei die Eingänge der Endstufe (16) oder (17) durch die negierten Ausgänge Q₁ und Q₂ des ODER-ODER-Dualgatters (9) angesteuert sind.
Schaltung nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass ein trinäres UND-Gatter (20) aus einem P.NP-logischen UND-UND-Dualgatter (10) und einer Endstufe (17) zusammengesetzt ist, wobei die Eingänge der Endstufe (16) oder (17) durch die Ausgänge Q₁ und Q₂ des UND-UND-Dualgatters (10) angesteuert sind.
Schaltung nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass ein trinäres NAND-Gatter (21) aus einem UND-UND-Dualgatter (10) und einer Endstufe (17) zusammengesetzt ist, wobei die Eingänge der Endstufe (16) oder (17) durch die negierten Ausgänge Q₁ und Q₂ des UND-UND-Dualgatters (10) angesteuert sind.
Schaltung nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass ein trinäres ODER1-UND2-Gatter (22) aus einem P.NP-logischen ODER-UND-Dual-Gatter (11) und einer Endstufe (17) zusammengesetzt ist, wobei die Eingänge der Endstufe (16) oder (17) durch die Ausgänge Q₁ und Q₂ des ODER-UND-Dualgatters (11) angesteuert sind.
Schaltung nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass ein trinäres NOR1-NAND2-Gatter (23) aus einem P.NP-logischen ODER-UND-Dualgatter (11) und einer Endstufe (16) oder (17) besteht, wobei die Eingänge der Endstufe (16) oder (17) durch die negierten Ausgänge Q₁ und Q₂ des ODER-UND-Dualgatters (11) angesteuert sind.
Schaltung nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass ein trinäres UND1-ODER2-Gatter (24) aus einem P.NP-logischen UND-ODER-Dualgatters (12) und einer Endstufe (17) zusammengesetzt ist, wobei die Eingänge der Endstufe (16) oder (17) durch die Ausgänge Q₁ und Q₂ des UND-ODER-Dualgatters (12) angesteuert sind.
Schaltung nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass ein trinäres NAND1-NOR2-Gatter (25) aus einem P.NP-logischen UND-ODER-Dualgatter (12) besteht, mit dessen invertierten Ausgängen eine Endstufe (16) oder (17) angesteuert ist.
Schaltungen nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass trinäre Nicht-Gatter (26, 27) aus einem ODER-ODER-Dualgatter (9), einem P binären UND-Gatter (7) und einer Endstufe (16) oder (17) aufgebaut sind, wobei bei einem trinären NICHT1-Gatter (26) der Eingang A der Endstufe (16) oder (17) von dem P-logischen UND-Gatter (7) und bei einem trinären NICHT2-Gatter (27) der Eingang B von dem P-logischen UND-Gatter (7) angesteuert ist.
Schaltungen nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass trinäre Rad-Gatter (28, 29) aus einem ODER-ODER-Dualgatter (9), einem P binären ODER-Gatter (5) und einer Endstufe (16) oder (17) aufgebaut sind, wobei bei einem trinären RAD-Gatter vorwärts (28) der Eingang B der Endstufe (16) oder (17) und bei einem trinären RAD-Gatter rückwärts (29) der Eingang A der Endstufe (16) oder (17) über ein P-binäres NOR-Gatter (5) angesteuert ist.
Schaltung nach Anspruch 3 bis 7, 19 oder 20, dadurch gekennzeichnet, dass ein trinärer Flip Flop Vortreiber (30) aus einem ODER-ODER-Dualgatter (9), zwei Endstufen (16) oder (17)) und einem parallel zu den Endstufen (17) geschalteten UND-Gatter (7) mit Carry-Signal C aufgebaut ist, wobei die negierten Eingänge A und B einer ersten Endstufe (16) oder (17) und die Eingänge A und B einer zweiten Endstufe (16) oder (17) durch die Ausgänge Q₁ und Q₂ des P.NP-logischen ODER- ODER-Dualgatters (9) angesteuert sind und die Ausgänge Q₁ und Q₂ des Dualgatters (9) die negierten Eingänge des P-logischen UND-Gatters (7) ansteuern, an dem gleichzeitig ein Carry-Signal C anliegt, das parallel dazu negiert den C-Eingängen der beiden Endstufen (16) oder (17) zugeführt ist.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass ein trinärer RS Flip Flop (31) aus einem Vortreiber (30) und zwei NOR-Gatter (19) geschaltet ist, wobei an einen Ausgang Q₁ des Vortreibers (30) ein ODER-Gatter (5) mit einem Reset-Eingang R angeschlossen ist und das ODER-Gatter (5) die Carry-Eingänge C der beiden NOR-Gatter (19) steuert, wobei der Eingang A des ersten NOR-Gatters (19) durch den negierten Ausgang Q _A des Vortreibers (30) und der Eingang B durch den negierten Ausgang Q eines zweiten NOR-Gatters (19) angesteuert ist, die Carry-Eingänge C, sowohl des ersten als auch des zweiten NOR-Gatters (19) sind durch den Ausgang eines P-logischen ODER-Gatters (5) gespeist und der Ausgang Q des ersten NOR-Gatters (19) steuert den Eingang A des zweiten NOR-Gatters (19) an, der Eingang B des zweiten NOR-Gatters (19) ist vom Ausgang Q_B des Vortreibers (30) versorgt, der erste Eingang des ODER-Gatters (5) bildet einen Reset-Eingang und der zweite Eingang des ODER-Gatters (5) ist vom Ausgang Q₁ des Vortreibers (30) angesteuert.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass ein Master Slave Flip Flop für ein trinäres Schieberegister (32) aus zwei Flip Flop (31) geschaltet ist, wobei ein Takteingang C den ersten Flip Flop (31) direkt und den zweiten Flip Flop (31) über einen Inverter ansteuert, der erste Flip Flop (31) von den Setzeingängen S₁ und S₂ direkt angesteuert ist und die Reseteingänge R des ersten und des zweiten Flip Flops (31) gleichzeitig von einem Resetsignal beaufschlagt sind.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass ein Flip Flop für einen trinären Zähler und Teiler (33) aus zwei Flip Flop's (31) und einem Rad-Gatter (28) aufgebaut ist, zur Ermittlung eines Taktsignals T₁ dient ein ODER-ODER-Dualgatter (9) mit einem NOR-Gatter (5) und ein Rückwärtszählausgang ist durch ein Nicht2-Gatters (27) gebildet, wobei der Setzeingang S₂ des ersten Flip Flops (31) durch den Setzausgang Q₁ des zweiten Flip Flops (31) angesteuert ist, der Eingang C des ersten Flip Flops (31) ist mit einem Taktsignal T₀ direkt beaufschlagt und der Setzeingang S₁ des zweiten Flip Flops (31) ist über ein RAD-Gatter vorwärts (28) durch den Ausgang Q des ersten Flip Flops (31) angesteuert, wobei der Takteingang C des zweiten Flip Flops (31) über einen Inverter durch das Taktsignal T₀ versorgt ist, das Ausgangssignal Q des ersten Flip Flops (31) steuert gleichzeitig die Eingänge des P.NP ODER-ODER-Dualgatters (9) an, dessen Ausgänge die Eingänge eines PN-logischen NOR-Gatters (5) ansteuern, der Ausgang Q des ersten Flip Flops (31) ist zur Erzeugung eines invertierten Ausganges Q₁ mit einem NICHT2-Gatter (27) verbunden, die Reseteingänge R der Flip Flops (31) sind durch ein Resetsignal R₁ direkt beaufschlagt, so dass bei einem Taktsignal 0 das Signal, das am Ausgang Q anliegt, gleichzeitig über ein RAD-Gatter vorwärts (28) zwischengespeichert ist und bei einem Taktsignal 1 ist der Wert, der sich im Zwischenspeicher befindet, am Ausgang Q gesetzt und bei einem weiteren Taktsignal 1 ist der Ausgang Q einen Schritt vorwärts und der Ausgang Q einen Schritt rückwärts gezählt.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass ein trinärer Halbaddierer (34) aus einem P.NP-logischen UND-UND-Dualgatter (10) und einem P.NP-logischen ODER-ODER-Dualgatter (9) gebildet ist, an dessen Ausgängen über Binärgatter (5) und Binärgatter (7) eine Endstufe (16) oder (17) geschaltet ist, wobei die Eingänge A des ODER-ODER-Dualgatters (9) und des UND-UND-Dualgatters (10) durch ein Signal A₁ (als Zahlenwert) gesteuert sind, während die Eingänge B durch ein Signal B₁ (als Zahlenwert) beaufschlagt sind und die Ausgänge Q₁ und Q₂ des ODER-ODER-Dualgatters (9) und des UND-UND-Dualgatters (10) die Eingänge der drei P-logischen UND-Gattern (7) und der drei P-logischen ODER-Gattern (5) in entsprechenden arithmetischen Verhältnissen ansteuern, wobei ein Ausgang Ü des dritten ODER-Gatters (5) einen Übertrag erzeugt.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass ein trinärer Halbsubtrahierer (35) aus zwei P.NP-logischen ODER-ODER-Dualgatter (9) aufgebaut ist, an dessen Ausgängen binäre Gatter (5) und (7), arithmetisch gerecht verknüpft, angeschlossen sind und das Ergebnis durch eine trinäre Endstufe (16) oder (17) zusammengefasst ist, wobei die Eingänge A und B des ersten ODER-ODER-Dualgatters (9) durch ein Signal A₁ (als Zahlenwert-Minuend) und die Eingänge A und B des zweiten ODER-ODER-Dualgatters (9) durch ein Signal B₁ (als Zahlenwert – Subtrahend) angesteuert sind, die Ausgänge Q₁ und Q₂ der beiden ODER-ODER-Dualgatter (9) die Eingänge von sechs P-logischen UND-Gattern (7) und fünf P-logischen ODER-Gattern (5) ansteuern, wobei der Ausgang E des fünften ODER-Gatters (5) eine Entleihungszahl erzeugt und die Ausgangssignale des dritten und des vierten ODER-Gatters (5) die Endstufe (16) oder (17) mit dem Ausgang Q ansteuern.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass ein trinärer Vollmultiplikator (36) eingangs aus einem P.NP-logischen UND-UND-Dualgatter (10) und einem P.NP-logischen ODER-ODER-Dualgatter (9) verknüpft ist und an den Ausgängen der Gatter (9, 10) binäre Gatter (5) und (7), arithmetisch gerecht verknüpft geschaltet sind und das Ergebnis als trinäres Signal durch eine Endstufe (17) zusammengefasst ist, wobei die Eingänge A des ODER-ODER-Dualgatters (9) und des UND-UND-Dualgatters (10) durch ein Signal A₁ (als Zahlenwert) und die Eingänge B durch ein Signal B₁ (als Zahlenwert) angesteuert sind, die Ausgänge Q₁ und Q₂ des ODER-ODER-Dualgatters (9) und des UND-UND-Dualgatters (10) die Eingänge von vier P- logischen UND-Gattern (7), drei P-logischen ODER-Gattern (5) und einem P-logischen binären Halbaddierer in entsprechenden arithmetischen Verhältnissen ansteuern und der Ausgang Ü des zweiten ODER-Gatters (5) einen Übertrag erzeugt.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass ein trinärer Volladdierer (37) aus zwei Halbaddierern (34) und einem ODER-Gatter (5) zur Erzeugung des Übertrags gebildet ist.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass ein trinärer Vollsubtrahierer (38) aus einen Halbaddierer (34) und einem Halbsubtrahierer (35) sowie einem ODER-Gatter (5) zur Erzeugung einer Entleihungszahl gebildet ist.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass aus P.NP-logischen ODER-ODER-Dualgattern (9) und einem P-logischen binären Volladdierer (43) ein Umwandler von trinären zu binären Daten (39) aufgebaut ist, wobei die trinären Daten an den Eingängen der ODER-ODER-Dualgatter (9) binär an den Ausgängen zur Verfügung stehen und diese derart für den Volladdierer (43) verknüpft sind, dass diese am Ausgang des Volladdierer (43) in Binärzahlen gewandelt sind.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass ein Umwandler von binären zu trinären Daten (40) aus einem trinären Volladdierer (37) und PN binären ODER-Gattern (2) aufgebaut ist, wobei die binären Daten dem trinären Volladdierern (37) derart zuführt sind, dass mit Hilfe der PN binären ODER-Gatter (2), die binären Zahlenwerte zu den trinären Zahlenwerten analoge Zahlenwerte bilden.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass, aus zwei trinären ODER-Gattern (18) oder UND-Gattern (20) ein trinärer Bus-Treiber (41) aufgebaut ist, dessen Carry-Eingänge von invertierten Ausgängen eines ODER-ODER-Dualgatters (9) gesteuert sind, wobei die Eingänge des ODER-ODER-Dualgatters (9) durch ein Enable-Signal En direkt angesteuert sind, der Eingang A des zweiten ODER-Gatters (18) durch ein Datensignal A₁ und der Eingang B des ersten ODER-Gatters (18) durch ein Datensignal B₁ angesteuert ist und der Eingang A des ersten Gatters (18) und der Eingang B des zweiten Gatters (18) zur Masse verbunden oder als offene Eingänge ausgeführt sind.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass aus jeweils einem P.NP-logischen ODER-ODER-Dualgatter (9) und einem Adressdecoder (44) ein trinärer Lösch- und Lesespeicher EPROM (42) aufgebaut ist, dessen Ausgangssignale, gesteuert über jeweils zwei N-Kanal-Famos-Transistoren V, einer Endstufe (17) zugeführt sind.
Schaltung nach den vorhergehenden Ansprüchen, dadurch gekennzeichnet, dass eine trinäre Schaltung (43) aufgebaut ist, bei der ein oder mehrere trinäre Signale (0, 1, 2, 3) durch Dualgatter (9, 10, 11, 12) bestehend aus einem UND bzw. ODER-Gatter (5) ∨ (6) und einem UND bzw. ODER-Gatter (1) ∨ (3) zu zwei P-binären Signalen an den Ausgängen Q₁, Q₂ UND bzw. ODER verknüpft sind und anschließend durch ein P-logisches UND bzw. ODER-Gatter (5) bzw. (7) zueinander in einer logischen und/oder arithmetischen Beziehung UND bzw. ODER verknüpft sind und das Endergebnis durch eine Endstufe (16) oder (17) in ein trinäres Signal umgewandelt ist.