DE202005011868U1 - Master Slave Flip-Flop für ein trinäres Schieberegister - Google Patents

Master Slave Flip-Flop für ein trinäres Schieberegister Download PDF

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Abstract

Master Slave Flip Flop für ein trinäres Schieberegister (32) auf Basis trinärer und quartärer Logik, dadurch gekennzeichnet, dass zwei trinäre RS Flip Flops (31), die aus jeweils einem trinären Flip Flop Vortreiber (30) zwei NOR- Gatter (19) und einem P- binäres ODER- Gatter (5) bestehen, zusammen mit einem Inverter derart verschaltet sind, dass
a. vier unterschiedliche elektrische Potentialpegeln (Masse 0, +5V, –5V, hochohmiger Zustand 0), die jeweils eine logische Zahl 0, 1, 2, 3 bilden, anlegbar sind und
b. ein Takteingang C den ersten Flip Flop (31) direkt und den zweiten Flip Flop (31) über einen Inverter ansteuert, der erste Flip Flop (31) von den Setzeingängen S1 und S2 direkt angesteuert ist und die Reseteingänge R des ersten und des zweiten Flip Flops (31) gleichzeitig von einem Resetsignal beaufschlagt sind.

Description

  • Die Erfindung betrifft einen Master Slave Flip-Flop für ein trinäres Schieberegister auf der Basis trinärer und quasi quartärer Logiken zur Anwendung in digitalen Computern und anderen digitalen Signalverarbeitungsanlagen.
  • [Stand der Technik]
  • In der EP 0 179 310 A2 ist eine trinäre Schnittstelle für eine binäre Logik vorgestellt.
  • Durch Verwendung eines trinären Logikübertragungskanals werden Daten von einer ersten binären Koinzidenzschaltung (11) zu einer zweiten binären Koinzidenzschaltung (12) übertragen. Binäre Logiksignale werden durch einen ersten Satz binärer Steuersignale einer trinären Übertragungslogik, bestehend aus einem trinären Sender und einem trinären Empfänger, zugeführt. Trinäre Treiber treiben den Übertragungskanal in drei getrennten Spannungshöhen, die von den zwei Niveaus in den binären Systemen abgeleitet sind.
  • Die US 2004/ 0075466 A1 beschreibt ein trinäres Verfahren für einen digitalen Computer oder andere digitale Verarbeitungseinrichtungen, wobei die elektronische Vorrichtung oder das Computersystem ein Verfahren verwendet, das drei Zustände nutzt, die logisch als 1, 0 und –1 darstellbar sind.
  • Diesen Lösungen sind in bezug auf eine hohe Datendichte, einer schnellen Datenverarbeitung und der notwendigen Anzahl der Anschlüsse Grenzen gesetzt.
  • Schließlich beschreibt die US 2002/ 0158663 A1 trinäre Schaltungen mit unterschiedlichen positiven Pegeln.
  • Diese Schaltungen haben den Nachteil, das bei Pegelschwankungen Informationsfehler auftreten.
  • Insgesamt kann mit den bekannten Schaltungen kein trinärer Master Slave Flip-Flop realisiert werden, der in kompletten trinären oder auch quartären Systemen einsetzbar ist.
  • [Aufgabe der Erfindung]
  • Aufgabe der Erfindung ist es, einen Master Slave Flip-Flop für ein trinäres Schieberegister auf der Basis trinärer und quartärer Logiken zu schaffen, der in kompletten trinären oder auch quartären Systemen einsetzbar ist und mit dem höhere Übertragungsraten und -geschwindigkeiten sowie fehlerfreie Ergebnisse auch bei schwankenden Pegeln erreichbar sind.
  • Die Aufgabe wird mit den Merkmalen des 1. Schutzanspruchs gelöst. Vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche.
  • Einem trinären Schalt- und Rechensystem, das bekannterweise drei Potentialpegel, z. B. 0 (Masse), +5V, –5V, verwendet, wird ein weiterer Zustand, 0 (hochohmig) hinzugefügt, so dass nunmehr vier unterschiedliche elektrische Potentialpegel (Masse, +5V, –5V und hochohmiger Zustand) gebildet sind, die jeweils durch eine arithmetische und logische Zahl ersetzt werden (0, 1, 2, 3).
  • Durch den hochohmigen oder auch offenen Zustand (3) sind quasi vier Zustände realisiert, so dass auch von quartären Logiken gesprochen werden kann.
  • Außerdem sind durch die wechselweise Verschaltung von P-, N-, NP- und PN- Binärlogikarten zusammen mit den vier Signalzuständen verschiedene trinäre und quartäre Logiken darstellbar.
  • Ein N- polarer Eingang und ein P- polarer Ausgang wird derart verknüpft, dass der N- polare Eingang nur einen Zustand 2 (Signal 2) und der P- polare Ausgang nur den Zustand 1 (Signal 1) erkennt oder umgekehrt.
  • Auf dieser Grundlage ist ein trinärer Master Slave Flip-Flop realisiert, der in einfachster Weise aus binären, dualen und trinären Gliedern geschaltet ist.
  • Dabei werden in den binären Gliedern, die die logischen Grundbauelemente bzw. -gatter bilden, zwei logische Zustände trinärer oder quartärer Eingangssignale in zwei logische Zustände an einem Ausgang Q gewandelt.
  • Demgegenüber bestehen die dualen Glieder aus einer Verschaltung von zwei binären Gliedern, so dass zwei Ausgänge Q1 und Q2 binärer Signale gebildet sind. Durch den Aufbau von Endstufen können die Ausgangssignale der binären und dualen Glieder trinär oder quartär gewandelt werden.
  • [Beispiele]
  • An Hand von Zeichnungen werden der Aufbau und die Wirkungsweise der Erfindung näher erläutert.
  • Es zeigen:
  • 1 einen trinären Master Slave Flip Flop,
  • 2 einen trinären RS Flip Flop,
  • 3 einen trinären Flip Flop Vortreiber,
  • 4 ein NP binäres ODER-Gatter,
  • 5 ein PN binäres ODER-Gatter,
  • 6 ein PN binäres UND-Gatter und ein N binäres UND-Gatter (für Signal 2),
  • 7 ein P binäres ODER-Gatter und ein P binäres UND-Gatter,
  • 8 ein P.NP logisches ODER-ODER Dualgatter,
  • 9 ein ODER-ODER-Dualgatter mit zusätzlichem Eingang C,
  • 10 ein NAND- NAND- Dualgatter,
  • 11 eine Trinäre Endstufe,
  • 12 eine trinäre Endstufe mit High Pegel Treiber,
  • 13 eine trinäre Endstufe mit High Pegel Treiber und Null Pegel Treiber,
  • 14 ein trinäres NOR-Gatter.
  • In 1 ist ein Master Slave Flip Flop für ein trinäres Schieberegister 32 bestehend aus zwei RS- Flip Flops 31 (zu sehen in 2) und einen Inverter dargestellt. Der Setzeingang S1 des zweiten Flip Flops 31 wird durch den Setzausgang Q1 des ersten Flip Flops 31 angesteuert. Ein Takteingang C steuert den ersten Flip Flop 31 direkt und den zweiten Flip Flop 31 über den Inverter an. Der erste Flip Flop 31 wird von Setzeingängen S1 und S2 direkt angesteuert und die Reseteingänge R des ersten und des zweiten Flip Flops 31 werden gleichzeitig von einem Resetsignal beaufschlagt. Bei einem Taktsignal von 0 zu 1 werden die Signalwerte an den Setzeingängen S1 oder S2 vom Master Slave Flip Flop 32 übernommen und zwischengespeichert. Bei einem Taktsignal von 1 zu 0 werden die Signalwerte, die sich im Zwischenspeicher befinden am Ausgang Q gesetzt.
  • Einen trinären RS Flip Flop 31 zeigt 2. Der Eingang A eines ersten NOR-Gatters 19 wird durch den negierten Ausgang Q A eines Vortreibers 30 und der Eingang B wird durch den negierten Ausgang Q eines zweiten NOR- Gatters 19 angesteuert. Die Carry- Eingänge C, sowohl des ersten als auch des zweiten NOR- Gatters 19, werden durch den Ausgang eines P-logischen ODER- Gatters 5 gespeist. Der Ausgang Q des ersten NOR- Gatters 19 steuert den Eingang A des zweiten NOR- Gatters 19 an und der Eingang B des zweiten NOR- Gatters 19 wird vom Ausgang QB des Vortreibers 30 (dargestellt in 3) versorgt. Der erste Eingang des ODER- Gatters 5 bildet einen Reset- Eingang und der zweite Eingang wird vom Ausgang Q1 des Vortreibers 30 versorgt. Somit wird ein Signal 1 an den Setzeingängen S1 oder S2 zum Signal 1 am Ausgang Q und zum Signal 2 am Ausgang Q gesetzt. Ein Signal 2 an den Setzeingängen S1 und S2 wird zum Signal 2 am Ausgang Q und zum Signal 1 am Ausgang Q gesetzt. Ein Signal 0 an den Setzeingängen S1 und S2 wird zum Signal 0 am Ausgang Q und Q, wenn ein Carry- Signal 1 am Eingang C anliegt.
  • Den in 2 verwendeten trinären Flip Flop Vortreiber 30 zeigt 3. Die Eingänge A und B einer ersten Endstufe 16 oder 17 (der Aufbau trinärer Endstufen ist in 11 bis 13 dargestellt) werden durch die Ausgänge Q1 und Q2 eines P.NP- logischen ODER-ODER- Dualgatters 9 (8) angesteuert. Ferner steuern parallel dazu die Ausgänge Q1 und Q2 des Dualgatters 9 die Eingänge A und B einer zweiten Endstufe 16 oder 17 und negiert die Eingänge eines P- logischen UND- Gatters 7 (6) an, an dem gleichzeitig ein Carry- Signal C anliegt, das parallel dazu negiert an den C- Eingängen der beiden Endstufen 16 oder 17 anliegt. Somit wird ein Signal 1 oder 2 an den Eingängen A oder B zu einem Signal 1 oder 2 am Ausgang Q ODER und am Ausgang Q NOR verknüpft. Ein Signal 0 wird an den Eingängen A und B zum Signal 1 am Ausgang Q1 UND verbunden, sobald ein Carry- Signal 1 am Eingang C angelegt ist.
  • In 4 bis 7 sind die zum Aufbau des trinären RS Flip Flop 31 notwendigen binären Grundgatter 1, 2, 4, 5, 7, 8 dargestellt.
  • So zeigt 4 ein NP binäres ODER-Gatter 1. Es besteht aus einem NPN- Verstärker V1 am Ausgang Q und einem NPN- Verstärker V2, mit einem oder mehreren Emitteranschlüssen, an den Eingängen A und B sowie einem Spannungsteiler R2, R3 zwischen dem Ausgang von V2 und dem Eingang von V1.
  • Somit wird ein Signal 2 an den Eingängen A oder B zum Signal 1 am Ausgang Q Oder verknüpft, denn ein N- polarer Eingang wandelt nur ein Signal 2 zu einem Signal 1 am P- polaren Ausgang. Die in unterschiedlicher Kombination an den Eingängen A ∨ B angelegten logischen Zustände (0, 1, 2, 3) werden demzufolge in die binären logischen Zustände 0 und 1 am Signalausgang Q gewandelt. A(2)∨B(2)=Q(1).
  • In 5 ist ein PN binäres ODER-Gatter 2 in analoger Schaltung zu 4 dargestellt, wobei am Ausgang Q ein PNP- Verstärker V1 und an den Eingängen A und B ein PNP- Verstärker V2, mit einem oder mehreren Emitteranschlüssen, und ein Spannungsteiler R2, R3 zwischen dem Ausgang von V2 und dem Eingang von V1 angeordnet ist.
  • Somit wird ein Signal 1 (P- polar) an den Eingängen A oder B zum Signal 2 (N- polar) am Ausgang Q Oder verknüpft. Die in unterschiedlicher Kombination an den Eingängen A ∨ B angelegten vier logischen Zustände (0, 1, 2, 3) werden in binäre logischen Zustände (0, 2) am Signalausgang Q gewandelt. A(1)∨B(1)=Q(2).
  • 6 zeigt ein PN- binäres UND-Gatter 4. N- polare Eingänge (Signal 2) eines N- binären UND-Gatters 8, das nur binäre Zustände an den Eingängen erfasst, wird jeweils durch den Ausgang eines PN binären ODER-Gatters 2 angesteuert. Dabei wird ein Signal 1 (P- polar) an den Eingängen A und B zum Signal 2 (N- polar) am Ausgang Q Und verknüpft. Die in unterschiedlicher Kombination an den Eingängen A ∨ B angelegten vier logischen Zustände (0, 1, 2, 3) werden in binäre logischen Zustände (0, 2) am Signalausgang Q gewandelt, wobei nur die Kombi nation A = logisch 1 und B = logisch 1 am Ausgang Q = logisch 2 ergibt. A∧B(1)=Q(2)
  • Ein P- binäres logisches ODER-Gatters 5 ist aus 7 zu entnehmen. Es dient zum Aufbau eines P.NP- logischen ODER-ODER- Dual- Gatters 9 (8).
  • Ferner wird für den trinären Flip Flop Vortreiber 30 ein P- binäres UND-Gatters 7 benötigt, welches ebenfalls in 7 dargestellt ist.
  • Ein ODER-ODER- Dualgatter 9 zeigt 8. Die Eingänge A und B werden parallel einem P- binären ODER- Gatter 5 und einem NP- binären ODER- Gatter 1 derart zugeführt, dass A und B gleichzeitig an dem Gatter 9 anliegen und sich so zwei Ausgänge ergeben, nämlich Q1 von Gatter 5 und Q2 von Gatter 1. Q1 und Q2 können jeweils zwei logische Zustände (0, 1) annehmen und sind ODER verknüpft. Somit wird Signal 1 an den Eingängen A und B zum Signal 1 am Ausgang Q1 ODER verknüpft und Signal 2 an den Eingängen A und B wird ebenfalls zum Signal 1 am Ausgang Q2 ODER verknüpft. Es ergibt sich: A∨B(1)=Q1(1), A∨B(2)=Q2(1).
  • 9 zeigt ein ODER-ODER-Dualgatter 13 mit einem zusätzlichen Control-Eingang C. Die Eingänge A, B und C werden parallel einem P- binären ODER-Gatter 5 (Siehe 7) und einem PN- binären ODER- Gatter 2 derart zugeführt und verkoppelt, dass A, B und C gleichzeitig an dem Gatter 13 anliegen und sich zwei Ausgänge ergeben, nämlich Q1 von Gatter 5 und Q2 von Gatter 2. Somit wird Signal 1 an den Eingängen A und/oder B und/oder C zum Signal 1 am Ausgang Q1 ODER verknüpft und zum Signal 2 am Ausgang Q2 ODER verknüpft. Es ergibt sich: A∨B∨C(1)=Q1(1)∧Q2(2).
  • Die 10 beschreibt ein NAND- NAND Gatter 14, bei dem die Eingänge A, B und C parallel einem P- binären UND- Gatter 7 (Siehe 7) und einem PN- binären UND- Gatter 4 zugeführt und verkoppelt sind. Das Signal am Eingang A wird dem Gatter 7 direkt und dem Gatter 4 negiert zugeführt, das Signal am Eingang B wird dem Gatter 4 direkt und dem Gatter 7 negiert zugeführt und das Signal am Eingang C liegt an beiden Gattern 4 und 7 negiert an.
  • Somit wird Signal 1 an den Eingängen A, B oder C zum Signal 1 am Ausgang Q1 NAND und an den Eingängen A, B oder C zum Signal 2 am Ausgang Q2 NAND verknüpft. Es ergibt sich: (A∧B∧C=Q1 1)∧∨(A∧B∧C=Q2 2).
  • Die Figuren 11 bis 13 beschreiben den Aufbau trinärer Endstufen 15 bis 17, so dass auch an den Ausgängen Q (Q1, Q2) trinäre Signale entnehmbar sind.
  • Die trinäre Endstufe 15 nach 11 besteht aus einem PNP- Verstärker V1 für ein Signal 1 und einem NPN- Verstärker V2 für ein Signal 2. Liegt an den Eingängen A oder B jeweils der Zustand 0 an, wird dieser am Ausgang Q zum Zustand 1 bzw. 2 invertiert. Dadurch wird auf einfachste Weise eine Endstufe 15 für trinäre Gatter realisiert. Ein Signal 0 am Eingang A erzeugt demzufolge ein Signal 1 am Ausgang Q und ein Signal 0 am Eingang B erzeugt ein Signal 2. Liegen die Zustände 1 und 2 an den Eingängen A und B an, wird Signal 3 am Ausgang Q erzeugt. Die Zustände 0∧0 an den Eingängen A∧B sind nicht erlaubt.
  • In der trinären Endstufe 16 nach 12 werden die Eingänge A und B einer Endstufe 15 durch die Ausgänge Q1 und Q2 eines P.PN- logischen NAND- NAND Gatters 14 angesteuert. In der Endstufe 16 schaltet ein Signal 1 am Eingang A ein Signal 1 am Ausgang Q und ein Signal 1 am Eingang B ein Signal 2 am Ausgang Q. Ein Signal 1 am Carry- Eingang C erzeugt am Ausgang Q ein Signal 3, unabhängig davon was für ein Signal an den Eingängen A, B anliegt. Die Signale 1∧1 oder 0∧0 an den Eingängen A und B erzeugen Signal 3 am Ausgang Q.
  • In der trinären Endstufe 17 nach 13, die z. B. der Datenfernübertragung dient, wird der Ausgang Q von einer Endstufe 16 und durch die Ausgänge Q1 und Q2 eines P.PN- logischen ODER-ODER-Dualgatters 13 jeweils über Schutzdioden D1∧D2 angesteuert. Die Endstufe 17 unterscheidet sich von der Endstufe 16 lediglich dadurch, dass nur bei Signalzuständen 0 an allen drei Eingängen A∧B∧C an allen drei Ausgängen Q1, Q2, Q der Zustand 0 erreicht ist.
  • Ein trinäres NOR-Gatter 19 ist in 14 dargestellt. Die Eingänge A und B werden von einer Endstufe 16 oder 17 durch die negierten Ausgänge Q1 und Q2 eines P.NP- logischen ODER-ODER- Dualgatters 9 angesteuert. Somit wird ein Signal 1 oder ein Signal 2 an den Eingängen A∨B zum Signal 1 oder Signal 2 am Ausgang Q NOR verknüpft.
    • 1
    NP binäres ODER-Gatter (Signal 2 am Eingang, Signal 1 am Ausgang)
    2
    PN binäres ODER-Gatter (Signal 1 am Eingang, Signal 2 am Ausgang)
    4
    PN binäres UND-Gatter (Signal 1 am Eingang, Signal 2 am Ausgang)
    5
    P binäres ODER-Gatter (für Signal 1)
    7
    P binäres UND-Gatter (für Signal 1, Eingänge sind auf Signal 1 abge
    stimmt)
    8
    N binäres UND-Gatter (für Signal 2)
    9
    ODER-ODER Gatter
    13
    ODER-ODER Gatter, Nullpegel Endstufentreiber
    14
    NAND-NAND Gatter, Highpegel Endstufentreiber
    15
    Endstufe
    16
    Endstufe mit Highpegeltreiber
    17
    Endstufe mit High- und Nullpegeltreiber
    19
    trinäres NOR Gatter
    30
    Flip Flop Vortreiber
    31
    RS Flip Flop
    32
    Schieberegister Flip Flop (Master Slave)

Claims (6)

  1. Master Slave Flip Flop für ein trinäres Schieberegister (32) auf Basis trinärer und quartärer Logik, dadurch gekennzeichnet, dass zwei trinäre RS Flip Flops (31), die aus jeweils einem trinären Flip Flop Vortreiber (30) zwei NOR- Gatter (19) und einem P- binäres ODER- Gatter (5) bestehen, zusammen mit einem Inverter derart verschaltet sind, dass a. vier unterschiedliche elektrische Potentialpegeln (Masse 0, +5V, –5V, hochohmiger Zustand 0), die jeweils eine logische Zahl 0, 1, 2, 3 bilden, anlegbar sind und b. ein Takteingang C den ersten Flip Flop (31) direkt und den zweiten Flip Flop (31) über einen Inverter ansteuert, der erste Flip Flop (31) von den Setzeingängen S1 und S2 direkt angesteuert ist und die Reseteingänge R des ersten und des zweiten Flip Flops (31) gleichzeitig von einem Resetsignal beaufschlagt sind.
  2. Master Slave Flip Flop (32) nach Anspruch 1, dadurch gekennzeichnet, dass das P.NP- logische ODER-ODER- Dualgatters (9) aus einem P- binäres ODER- Gatter (5) und einem NP- binären ODER- Gatter (1) parallel verschaltet ist.
  3. Master Slave Flip Flop (32) nach Anspruch 1 und 2, dadurch gekennzeichnet, dass der trinäre Flip Flop Vortreiber (30) aus einem ODER-ODER- Dualgatter (9), zwei Endstufen (16) oder (17) und einem UND-Gatter (7) mit Carry- Signal C besteht.
  4. Master Slave Flip Flop nach Anspruch 1 und 3, dadurch gekennzeichnet, dass das trinäre NOR-Gatter (19) aus einem P.NP- logischen ODER-ODER- Dualgatter (9) und einer Endstufe (16) oder (17) aufgebaut ist, wobei die Eingänge der Endstufe (16) oder (17) durch die negierten Ausgänge Q1 und Q2 des ODER-ODER- Dualgatters (9) angesteuert sind.
  5. Master Slave Flip Flop (32) nach Anspruch 1, dadurch gekennzeichnet, dass die trinäre Endstufe (16) eine Endstufe mit High Pegel Treiber ist, die aus einem NAND-NAND- Dualgatter (14), das aus einem P- binären UND- Gatter (7) und einem PN- binären UND- Gatter (4) zusammengesetzt ist, und einer Endstufe (15), die aus einem PNP- Verstärker V1 für ein Signal 1 und einem NPN- Verstärker V2 für ein Signal 2 besteht, aufgebaut ist.
  6. Master Slave Flip Flop (32) nach Anspruch 1, dadurch gekennzeichnet, dass die trinäre Endstufe (17) eine Endstufe mit High Pegel Treiber und Null Pegel Treiber ist, bei der parallel zu der Endstufe (16) ein P.PN- logisches ODER-ODER- Dualgatter (13) geschaltet ist, das aus einem PN- binären ODER- Gatter (2) und einem P- binären ODER- Gatter (5), die beide einen zusätzlichen Control- (Carry) Eingang C besitzen, parallel verschaltet ist und zwischen den Ausgängen Q1 ∧ Q2 des ODER-ODER-Dualgatters (13) und dem Ausgang Q der Endstufe (16) jeweils Schutzdioden D1 ∧ D2 angeordnet sind.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2510129C1 (ru) * 2012-09-24 2014-03-20 Сергей Петрович Маслов Троичный d-триггер (варианты)

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RU2510129C1 (ru) * 2012-09-24 2014-03-20 Сергей Петрович Маслов Троичный d-триггер (варианты)

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