JPH0429085B2

JPH0429085B2 -

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Publication number: JPH0429085B2
Application number: JP60169956A
Authority: JP
Priority date: 1984-10-26
Filing date: 1985-08-02
Publication date: 1992-05-18
Also published as: US4631428A; EP0179310B1; EP0179310A3; DE3581474D1; JPS61107415A; EP0179310A2

Description

【発明の詳細な説明】

以下の順序で本発明を説明する。Ａ産業上の利用分野Ｂ開示の概要Ｃ従来技術Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段Ｆ作用Ｇ実施例 G1 インターフエース装置（第１図） G2 インターフエース装置の基本構成（第２図） G3 コンバータ１６（第３図） G4 ドライバ１８ａ（第５図ないし第７図） G5 レシーバ２１ａ（第８図ないし第１４図） G6 増幅回路（第１５図） G7 コンバータ２３（第４図）Ｈ発明の効果Ａ産業上の利用分野本発明は２つの論理回路間のインターフエース
装置に関するものである。Ｂ開示の概要以下に説明するインターフエース装置は、第１
の論理回路に２値−３値変換手段を設け、第２の
論理回路に３値−２値変換手段を設けることによ
つて、論理回路の入出力ピンの数を減らすことが
できるようにしたものである。Ｃ従来技術一般に、２値論理回路はLSIおよびVLSI回路
技術で集積化されることが多い。集積化が進むに
つれて回路の密度が増してきたので、１つの集積
化チツプでより多くのデータが処理できるように
なつた。一方、処理速度の観点からいうと、並列
処理が用いられるようになり、しかも所与のマシ
ンのデータワードの幅は増加する一方である。た
とえば、初期の２値論理回路では４ビツトまたは
８ビツトのワードが使用されていたのが、今日で
は128ビツトにもなつており、この幅は今後も増
えていくであろうと考えられる。Ｄ発明が解決しようとする問題点このように論理回路の密度だけでなく処理デー
タの幅が増えてくると、単一のチツプ上に集積化
できる回路の個数を制限するのは、集積化自体の
技術というよりはむしろチツプにおける入出力ピ
ンの数であるというようなことが多くなつてき
た。したがつて本発明の目的は、この問題を解決す
ること、すなわち論理回路における入出力ピンの
数を減らすことによつてより良好な集積度を得ら
れるようにすることである。Ｅ問題点を解決するための手段この目的を達成するため、第１の論理回路から
第２の論理回路へのデータの転送を行うための本
発明のインターフエース装置は、(a)伝送チヤンネ
ルと、(b)第１の論理回路に接続され、該第１の論
理回路の発生する２値論理信号を３値論理信号に
変換して該３値論理信号を伝送チヤネルに送出す
る第１の手段と、(c)第２の論理回路に接続され、
伝送チヤネルを介して３値論理信号を受け取つて
該３値論理信号を第２の論理回路の使用する２値
論理信号に変換する第２の手段と、より成ること
を特徴とする。Ｆ作用以上にように、第１の論理回路に２値−３値変
換手段を設け、第２の論理回路に３値−２値変換
手段を設ければ、論理回路における入出力ピンの
数は３分の２に減るので論理回路間の伝送チヤネ
ルの幅も減らすことができる。このような変換手
段は、以下の実施例で示すように簡単な回路で実
現できるから、入出力ピンの数が減ることにより
結果的に良好な集積度が得られる。しかも、変換
手段はチツプの集積化の技術に合わせて、バイポ
ーラ、MOSFET等で容易に実現できる。以下、図面を参照しながら本発明の実施例を説
明する。Ｇ実施例 G1 インターフエース装置第１図を参照して、本発明のインターフエース
装置の実施例を説明する。第１図において、２値
論理回路１１および１２は、２値論理信号を発生
し処理する既知の２値論理素子を含む。これらの
回路１１および回路１２との間で、並列形式の２
値論理信号の情報の転送が必要な場合がある。た
とえば、２値論理回路１１上の回路（図示せず）
で発生されるライン１３のところにきた９ビツト
ワード（たとえば、１つのパリテイビツトを持つ
た８ビツトワード）を２値論理回路１２のライン
１４へ転送するように要求されることがある。従
来ライン１３の１本１本が２値論理回路１１の入
出力ピンにそれぞれ接続され、次に、これらの入
出力ピンが中間的な伝送チヤネルを介して２値論
理回路１２の入出力ピンに接続され、これらの入
出力ピンがライン１４の１本１本にそれぞれ接続
されることによつて、並列運転が行なわれてい
た。したがつて、この例でいうと伝送チヤネルを
構成するラインは９本必要であつた。本発明によれば、同じ量の情報を転送するの
に、入出力ピンの数および伝送チヤンネルの幅は
従来の３分の２でよい。以下これを説明する。ラ
イン１３の２値論理信号は隣接するビツト位置で
３ビツトずつのグループに分ける。３ビツトの各
グループはコンバータ１６にそれぞれ接続する。
各コンバータ１６は３つの２値論理信号を６つの
２値制御信号（ライン１７）に変換する。ライン
１７はドライバ１８をい制御し、各ドライバ１８
は伝送チヤネル１９を駆動する。伝送チヤネル１
９を構成する１本１本の伝送ラインはそれぞれ１
つの３値情報を転送する。ライン１３上には２つ
の電圧レベルのいずれか一方が存在するが、伝送
チヤネル１９の各々の伝送ラインは３つの電圧レ
ベルのうちのいずれか１つで駆動される。伝送チ
ヤネル１９は２値論理回路１２のレシーバ２１に
接続する。レシーバ２１は伝送チヤネル１９上の
３値情報を２値制御信号（ライン２２）に変換す
る。コンバータ２３はライン２２を介して２値制
御情報を受諾して、ライン２２上に含まれていた
３値情報を２値論理信号（ライン１４）に変換す
る。以上のようにしてライン１３またはライン１４
の９ビツトの２値情報は伝送チヤネル１９の６つ
（これを特に６トリツトという；後述）の３値情
報に集約されるから、２値論理回路１１及び１２
の入出力ピンの数ならびに伝送ラインの数はその
分だけ少なくなる。この実施例ではライン１３お
よびライン１４の本数は９本（９ビツト）である
が、もちろんこれ以外の数でも、本発明を適用す
ることができる。 G2 インターフエース装置の基本構成第２図は、コンバータ１６、ドライバ１８、伝
送チヤネル１９、レシーバ２１、およびコンバー
タ２３から成るインターフエース装置の基本的な
構成単位を示す図である。したがつてライン１３
及びライン１４の本数に応じて、この構成単位の
数を増減すればよい。第２図で、ライン１３の本
数は３である。３本のライン１３の各々はそれぞ
れ１つのビツト位置に対応する。図の例では、2⁰
のビツト位置、2¹のビツト位置、及び2²のビツト
位置にそれぞれ対応している。これらのビツト位
置を、以後、1₂，2₂、および4₂とそれぞれ表記す
る。もちろんこれらのビツト位置は単なる例であ
つて、他のビツト位置も同様にできる。また、こ
の例では３つのビツト位置は連続させているが、
連続させる必要もない。ところで２値論理信号の
“ビツト（bit）”に対応する３値論理信号の適当
な用語がないので、以下これを“トリツト
（trit）”ということにする。コンバータ１６はラ
イン１３の３つの２値論理信号を６つの２値制御
信号（ライン１７）に変換する。ライン１７は
各々３本の２つのグループに分ける。各グループ
は１つのトリツト位置に対応する３値論理信号の
状態を制御する。たとえば、第１のグループであ
るライン２４ないし２６はドライバ１８ａを制御
し、ドライバ１８ａは3⁰のトリツト位置に対応す
る伝送ラインを駆動する。同様にして第２のグル
ープであるライン６４ないし６６はドライバ１８
ｂを制御し、ドライバ１８ｂは3¹のトリツト位置
に対応する伝送ラインを駆動する。これらのトリ
ツト位置を、以後、1₃および3₃とそれぞれ表記す
る。トリツト位置1₃の伝送ラインは２値論理回路
１２に入つて、レシーバ２１ａと接続する。レシ
ーバ２１ａは１つの３値論理信号を受け取つてラ
イン２７ないし２９に２値制御信号を発生する。
ライン２７ないし２９はライン２２を構成する第
１のグループである。ライン２２はコンバータ２
３を制御し、コンバータ２３は６つの２値制御信
号を３つの２値論理信号（1₂，2₂，4₂）に変換す
る。 G3 コンバータ１６第３図はコンバータ１６の詳細な構成を示す図
である。２値論理信号1₂，2₂′および4₂はそれぞ
れライン３１ないし３３を介して伝わる。インバ
ータ３４ないし３６は２値論理回路1₂，2₂、およ
び4₂をそれぞれ反転した信号を発生する。AND
ゲート、ORゲート、およびインバータによるコ
ンバータ１６の構成はカルノー図に基づくもので
ある。ORゲート５７はANDゲート４１ないし４
３の出力を組み合わせてライン２４に２値制御信
号を発生する。ライン２４の２値制御信号は、ト
リツト位置T₁が値“１”をとるときハイになる。
同様にORゲート５８はANDゲート４４および４
６の出力を組み合わせてライン２５に２値制御信
号を発生する。ライン２５の２値制御信号はトリ
ツト位置T₁が値“２”をとるときハイになる。
さらに、ORゲート５９はANDゲート４７ないし
４９の出力を組み合わせてライン２６に２値制御
信号を発生する。ライン２６の２値制御信号はト
リット位置T₁の値が“０”をとるときハイにな
る。ライン２４ないし２６のハイレベル信号は相
互に排他的であることに留意されたい。トリツト位置T₃に関していうと、ORゲート６
１がANDゲート５１および５２の出力を組み合
わせてライン６４に２値制御信号（T₃＝１のと
きハイ）を発生し、ANDゲート５３がライン６
５に２値制御信号（T₃＝２のときハイ）を発生
し、ORゲート６３がANDゲート５４および５６
の出力を組み合わせてライン６６に２値制御信号
（T₃＝０のときハイ）を発生する。２値論理信号
1₂，2₂および4₂の値をそれぞれＡ，ＢおよびＣと
すると、以上の関係は次のような式で表わすこと
ができる。（T₁＝１）＝Ｃ＋ABC＋Ａ（T₁＝２）＝Ｂ＋ＡＣ（T₁＝０）＝＋BC＋AB （T₃＝１）＝Ａ＋BC （T₃＝２）＝AB （T₃＝０）＝＋したがつて、これらの式で表わされる関係を満
たすなら、ハードウエアの構成は第３図の例には
限らない。もちろん、ハードウエアの回路技術
は、MOSFET、バイボーラ等何でもよい。第３図において、インバータ６２，６８ないし
７２の出力から、前述の２値制御信号のそれぞれ
を反転した信号が供給される。これらの反転信号
は後に示すドライバの一部の実施例だけに使用さ
れるものであるが、完全を期するために図示し
た。ドライバが反転信号を必要としないものであ
れば、これらのインバータは省略してもよい。 ANDゲート４１ないし４４，４６ないし４９，
５１ないし５４、および５６は、１つの入力とし
て、付勢信号En（ライン７３）を有する。ライン
７３がハイのとき、これらのANDゲートが全て
正規に機能する。ライン７３がローのときは、
ANDゲートは信号を通さないので、ライン２４
ないし２６およびライン６４ないし６６の２値制
御信号は全てローである。このライン７３の付勢
信号Enを使えば、後段のドライバをいつでも滅
勢させることができるが、その必要がなければラ
イン７３は省略してもよい。 G4 ドライバ１８ａ第５図ないし第７図は第２図に示したドライバ
１８ａの実施例の詳細な構成を示す図である。ド
ライバ１８ｂの構成もこれと同じである。第５図
はバイポーラ・トランジスタで構成したもの、第
６図および第７図はＮチヤンネルのエンハンスメ
ント型MOSFETで構成したものである。はじめに第５図のバイポーラ・トランジスタで
構成したドライバについて説明する。ドライバの
入力はライン７４，７５、および２６である。す
なわち、T₁が１でないときハイになる信号、T₁
が２でないときハイになる信号、およびT₁が０
のときハイになる信号を受け取る。これらの２値
制御信号の発生は先の第３図のところで説明した
通りである。ライン２６の信号がハイになると、
NPNトランジスタＱ１およびＱ２はターンオン
するので出力1₃がグランドに落ちる。ライン２６
の信号がローのときは（約1.4ボルト以下）、トラ
ンジスタＱ１およびＱ２はいずれもオフなので、
出力1₃はグランドに落ちない。ライン７４の信号がローになると（T₁＝１を
表わす）、PNPトランジスタＱ３およびＱ４がタ
ーンオンするので出力1₃が電圧V_DDになる。ライ
ン７４の信号がハイのときは（T₁≠１を表わ
す）、トランジスタＱ３およびＱ４はオフなので、
出力1₃には電圧V_DDは印加されない。ライン７５
がローのときは（T₁＝２を表わす）、PNPトラン
ジスタＱ５およびＱ６がターンオンするので出力
1₃が電圧Vcになる。ライン７５の信号がハイの
ときは（T₁≠２を表わす）、トランジスタＱ５お
よびＱ６はいずれもオンでないから、出力1₃には
電圧Vcは印加されない。良好な実施例では、V_DD
は５ボルト、VcはV_DDの半分の値、すなわち2.5
ボルトである。したがつて、第５図のドライバはライン７４，
７５及び２６の２値制御信号によつて、３つの電
圧レベル（０，2.5、および５ボルト）のうちの
１つの値を出力する。ライン７３の付勢信号En
（第３図参照）がローのときは、ライン７４およ
び７５がハイでライン２６がローとなる。この条
件によれば、第５図に示す全てのトランジスタは
オフになるので出力1₃は高インピーダンス状態を
呈する（すなわち非活動状態になる）。トランジ
スタＱ１ないしＱ６のそれぞれのベース・コレク
タ間にはシヨツトキ・バリア・ダイオード７７な
いし８２をそれぞれ接続する。これは各トランジ
スタの飽和を防ぐためである。こうすると、回路
のスイツチング速度が向上する。次に、Ｎチヤネルのエンハスメント型
MOSFETで構成した第６図のドライバについて
説明する。このドライバの入力はライン２４ない
し２６である。ライン２６のハイレベル信号で出
力1₃がグランドに落ちて、ライン２５のハイレベ
ル信号で出力1₃が電圧Vcになり、ライン２４の
ハイレベル信号で出力1₃が電圧V_DDになる。V_DD
は５ボルト、Vcは2.5ボルトである。ライン７３
がローのためにライン２４ないし２６がローのと
きは、出力1₃は高インピーダンス状態を呈する。第７図に示したドライバは第６図の例とほとん
ど同じである。異なるのは、トランジスタN₄お
よびN₅を追加した点である。ライン８３の信号
Enがハイのときは、Ｎチヤンネルのエンハンス
メント型MOSFETN４およびＮ５はオンなので、
第７図の回路は第６図の回路と同じに働く。ライ
ン８３の信号Enは前述のライン７３の付勢信号
Enと同じ働きをするもので、ライン８３の信号
Enがローのときは、トランジスタＮ４およびＮ
５はオフなので出力1₃は高インピーダンス状態を
呈する。したがつてライン８３を設ければライン
７３は不要である。 G5 レシーバ２１ａ第８図ないし第１４図はレシーバ２１ａの幾つ
かの実施例を示す図である。レシーバ２１ｂも同
一の構成である。第８図は差動比較器で構成したレシーバであ
る。入力1₃は比較器８４の非反転入力および比較
器８６の反転入力に印加する。比較器８４の反転
入力には参照電圧3/4V_DDを印加し、比較器８６
の非反転入力には参照電圧1/4V_DDを印加する。
これらの参照電圧を発生する手段は簡単のため図
示していない。入力1₃の電圧が1/4V_DDより小さい
ときは、比較器８６はライン２９にハイレベル信
号を送出し、これにより３値論理信号入力1₃の値
が“０”であることを示す。入力1₃の電圧が3/4
V_DDより大きいときは、比較器８４はライン２７
にハイレベル信号を送出し、これにより３値論理
信号入力1₃の値が“１”であることを示す。入力
1₃の電圧が1/4V_DDと3/4V_DDの間にあるときは、
ライン２７および２９はいずれもハイでないか
ら、NORゲート８５はライン２８にハイレベル
信号を送出し、これにより３値論理信号入力1₃の
値が“２”であることを示す。このように、ライ
ン２７ないし２９の２値制御信号は相互排他的で
あり、これらはT₁＝１，２および０であること
をそれぞれ示す。第９図はエンハンスメント型のCMOSで構成
したレシーバである。この実施例の場合、Ｎチヤ
ンネルのトランジスタＮ６のしきい値電圧はグラ
ンドに対して1/4V_DDであり、Ｐチヤンネルのト
ランジスタＰ６のしきい値電圧はV_DDに対して−
３／４V_DDである。トランジスタN₆およびP₆の関係
をこのようにすれば、グランドに対して1/4V_DD
の電圧がこれらのトランジスタのゲートに印加さ
れたときに、これらのトランジスタはほぼ同時に
スイツチングすることができる。同様にして、Ｎ
チヤンネルのトランジスタＮ７およびＰチヤンネ
ルのトランジスタＰ７のゲートに、グランドに対
して3/4V_DDの電圧が印加されたとき、これらほ
ぼ同時にスイツチングできるよう、それらのしき
い値電圧をグランドに対して3/4V_DDおよびV_DDに
対して−1/4V_DDにそれぞれ設定しておく。これ
ら４つのトランジスタ以外は、Ｎチヤンネルのト
ランジスタはしきい値電圧がグランドに対して1/
４V_DDであり、Ｐチヤンネルのトランジスタはし
きい値電圧がV_DDに対して−3/4V_DDである。３値論理信号入力1₃の３つの状態に対して第９
図のレシーバの動作をそれそれ説明する。入力1₃がグランドのときは（T₁＝０）、トラン
ジスタＮ６およびＮ７はいずれもオフで、トラン
ジスタP6およびP7はいずれもオンである。トラ
ンジスタＰ６はライン２９をV_DDにしてハイレベ
ル信号を発生する。ライン２９のハイレベル信号
はトランジスタ対Ｎ８およびＰ８によつて反転さ
れてライン８９にローレベル信号を発生する。ラ
イン２９がハイ且つライン８９がローなら、T₁
＝０が感知されたことを意味する。ところで、
T₁＝０のとき他の２値制御信号がどうなつてい
るかについて以下に説明する。T₁＝０ならトラ
ンジスタＰ７はライン８７をV_DDにしてハイレベ
ル信号を発生し、これはトランジスタ対Ｐ９およ
びＮ９で反転されてライン２７にローレベル信号
を発生する。ライン８７がハイ且つライン２７が
ローなら、T₁＝１が感知されなかつたことを意
味し、これは正しい。ライン８７および８９の信
号はトランジスタＮ１０，Ｎ１１，Ｐ１０および
Ｐ１１で構成される回路によつてNANDされる。
ライン８９がローなので、このNANDの結果、
ライン８８はハイになる。ところでトランジスタ
Ｎ１２，Ｎ１３，Ｐ１２およびＰ１３はライン２
７および２９を入力とし且つライン２８を出力と
するNORゲートを構成する。ライン２９がハイ
なので、このNORゲートはライン２８にローレ
ベル信号を発生する。ライン８８がハイ且つライ
ン２８がローなら、T₁＝２が感知されなかつた
ことを意味し、これは正しい。以上のようにし
て、T₁＝０が感知される。３値論理信号入力1₃の値が“１”のときは、ト
ランジスタＮ６，Ｐ６，Ｎ７、およびＰ７のゲー
トのところの電位はグランドに対してほぼV_DDで
ある。したがつて、トランジスタＮ６およびＮ７
がターンオンして、トランジスタＰ６およびＰ７
がターンオフする。トランジスタＮ６がオンにな
ると、ライン２９はグランドに落ちて、この信号
がトランジスタ対Ｎ８およびＰ８によつて反転さ
れてライン８９にハイレベル信号を発生する。ラ
イン２９がロー且つライン８９がハイなら、T₁
＝０が感知されなかつたことを意味し、これは正
しい。トランジスタＮ７がオンになると、ライン
８７がグランドに落ちて、この信号がトランジス
タ対Ｎ９およびＰ９によつて反転されてライン２
７にハイレベル信号を発生する。ライン２７がハ
イ且つライン８７がローなら、T₁＝１が感知さ
れたことを意味し、これは正しい。トランジスタ
Ｎ１０，Ｎ１１，Ｐ１０およびＰ１１で構成され
るNANDゲートは、ライン８９のハイレベル信
号およびライン８７のローレベル信号を組み合わ
せてライン８８にハイレベル信号を発生する。一
方、トランジスタＮ１２，Ｎ１３，Ｐ１２および
Ｐ１３で構成されるNORゲートは、ライン２９
のローレベル信号およびライン２７のハイレベル
信号を組み合わせてライン２８にローレベル信号
を発生する。ライン８８がハイ且つライン２８が
ローなら、T₁＝２が感知されなかつたことを意
味し、これは正しい。以上のようにして、T₁＝
１が感知される。３値論理信号入力1₃の電位がV_DDとグランドと
の中間にあるとき、すなわちT₁＝２のときは、
トランジスタＮ６およびＰ７がオンでトランジス
タＰ６およびＮ７がオフである。したがつて、ラ
イン２９のローレベル信号が発生されるので、こ
れがトランジスタ対Ｎ８およびＰ８で反転されて
ライン８９にハイレベル信号を発生する。ライン
２９がロー且つライン８９がハイなら、T₁＝０
が感知されなかつたことを意味する。さらに、ラ
イン８７はトランジスタＰ７を介して電圧V_DDに
なつて、この信号がトランジスタ対Ｎ９およびＰ
９で反転されてライン２７にローレベル信号を発
生する。ライン８７がハイ且つライン２７がロー
なら、T₁＝１が感知されなかつたことを意味す
る。トランジスタＮ１０，Ｎ１１，Ｐ１０、およ
びＰ１１で構成されるNANDゲートはライン８
９のハイレベル信号およびライン８７のハイレベ
ル信号を組み合わせてライン８８にローレベル信
号を発生する。トランジスタＮ１２，Ｎ１３，Ｐ
１２、およびＰ１３で構成されるNORゲートは
ライン２７のローレベル信号およびライン２９の
ローレベル信号を組み合わせてライン２８にハイ
レベル信号を発生する。ライン８８がロー且つラ
イン２８がハイなら、T₁＝２が感知されたこと
を意味する。以上のようにしてT₁＝２が感知さ
れる。第９図のレシーバは全ての真数信号（すなわち
T₁＝０，１，２を表わす信号）および全ての補
数信号（すなわちT₁≠０，１，２を表わす信号）
を発生するが、後のコンバータ２３（第１図およ
び第２図参照）の構成によつては、これらの信号
は必ずしも全て必要ではない。第１０図は、ＰチヤンネルおよびＮチヤンネル
ならびにエンハンスメント型およびデプレーシヨ
ン型のMOSFETを用いて構成したレシーバの実
施例である。これまでの説明からわかるように、
図面においては、ゲートを破線で示したものがエ
ンハンスメント型、ゲートを実線で示したものが
デプレーシヨン型であり、ＰチヤンネルおよびＮ
チヤンネルは番号の前にそれぞれＰおよびＮと記
した。エンハンスメント型トランジスタのドレイ
ン・ソース間のインピーダンスがローからハイに
スイツチするときは対応するデプレーシヨン型ト
ランジスタのドレイン・ソース間のインピーダン
スはハイからローにスイツチする能動負荷として
働く（この逆も同様である）。第10の回路において、３値論理信号1₃の値が
“０”のときは（すなわちグランド電位）、トラン
ジスタＮ１４がオフでライン２９は能動負荷Ｎ１
５によつてハイレベルにプルアツプされる。ライ
ン２９のハイレベル信号でトランジスタＮ１６が
オンになるので能動負荷トランジスタＮ１７がオ
フになつてライン８９がローレベルとなる。ライ
ン８９がロー且つライン２９がハイなら、T₁＝
０が感知されことを意味する。T₁＝０のときは、
さらに、トランジスタＰ１４がオンであるからラ
イン８７はハイレベルにプルアツプされてトラン
ジスタＰ１５がオフになる。ライン８７のハイレ
ベル信号はトランジスタ対Ｐ１６およびＰ１７に
よつて反転されてライン２７にローレベル信号を
発生する。ライン８７がハイ且つライン２７がロ
ーなら、T₁＝１が感知されなかつたことを意味
する。デプレーシヨン型トランジスタＮ２０およ
びエンハンスメント型トランジスタＮ１８，Ｎ１
９は、ライン８７および８９を入力としライン８
８を出力とするHANDゲートを構成する。T₁＝
０のときはライン８９および８７はいずれもロー
であるから、トランジスタＮ１８およびＮ１９は
オフであり、トランジスタＮ２０はライン８８を
V_DDにしてハイレベル信号を発生する。エンハン
スメント型トランジスタＮ２１，Ｎ２２およびデ
プレーシヨン型トランジスタＮ２３はライン２７
および２９を入力としライン２８を出力とする
NORゲートを構成する。ライン２９がハイなの
で、このNORゲートはライン２８にローレベル
信号を発生する。ライン２８がロー且つライン８
８がハイなら、T₁＝２が感知されなかつたこと
を意味し、これは正しい。以上にようにしてT₁
＝０が感知される。第１０図の回路において、３値論理信号入力1₃
の値が“１”のときは、グランドに対して電圧
V_DDがトランジスタＮ１４およびＰ１４のゲート
に印加される。そうすると、トランジスタＰ１４
がオフになるので能動負荷として働くトランジス
タＰ１５を介してライン８７がローになる。トラ
ンジスタ対Ｐ１６およびＰ１７はインバータを構
成し、ライン８７の信号を反転してライン２７に
ハイレベル信号を発生する。ライン２７がハイ且
つライン８７がローなら、T₁＝１が感知された
ことを意味し、これは正しい。T₁＝１のときは
トランジスタＮ１４はオンになるのでライン２９
はグランドに落ちる。ライン２９のこのローレベ
ル信号はトランジスタ対Ｎ１６およびＮ１７で反
転されてライン８９にハイレベル信号を発生す
る。ライン８９がハイ且つライン２９がローな
ら、T₁＝０が感知されなかつたことを意味し、
これは正しい。トランジスタＮ１８、Ｎ１９、お
よびＮ２０で構成されるNANDゲートはライン
８９のハイレベル信号およびライン８７のローレ
ベル信号によりライン８８にハイレベル信号を発
生する。トランジスタＮ２１、Ｎ２２、およびＮ
２３で構成されるNORゲートはライン２７のハ
イレベル信号およびライン２９のローレベル信号
に組み合わせてライン２８にローレベル信号を発
生する。ライン８８がハイ且つライン２８にロー
なら、T₁＝２が感知されなかつたことを意味し、
これは正しい。以上のようにしてT₁＝１が感知
される。第１０図の回路において、３値論理信号入力1₃
の値が“２”のときは（すなわち電圧レベルが1/
２V_DD）、トランジスタＮ１４およびＰ１４がター
ンオンするのでライン８７及び８９はハイになり
ライン２７及び２９はローになる。したがつて
T₁＝０およびT₁＝１が感知されなかつたことを
意味し、これは正しい。トランジスタＮ１８，Ｎ
１９、およびＮ２０で構成されるNANDゲート
はライン８７のハイレベル信号およびライン８９
のハイレベル信号を組み合わせてライン８８にロ
ーレベル信号を発生する。さらに、トランジスタ
Ｎ２１，Ｎ２２、およびＮ２３で構成される
NORゲートはライン２７のローレベル信号およ
びライン２９のローレベル信号を組み合わせてラ
イン２８にハイレベル信号を発生する。ライン８
８がロー且つライン２８がハイなら、T₁＝２が
感知されたことを意味し、これは正しい。以上の
ようにしてT₁＝２が感知される。第１０図の回路も第９図の回路と同様、後のコ
ンバータ２３の構成によつては、不必要となる信
号があるので、その場合はそれを省略できる。場合によつては、レシーバを高速に動作させた
いこともある。レシーバの一定の信号を省略し伝
搬遅延を減らすことによつて、この高速化が実現
できる。その例が次に説明する第１１図のレシー
バである。第１１図に示す高速のレシーバはCOMSで実
現できる。このレシーバは３値論理信号入力1₃を
感知して、３つの２値制御信号T₁≠１，T₁＝２、
およびT₁＝０を出力する回路である。このため、
相補エンハンスメント型のトランジスタ対は異な
るゲートしきい値電圧を有する。トランジスタＰ
２６およびＰ２８のしきい値電圧はV_DDに対して
−1/4V_DDであり、トランジスタＰ２５およびＰ
２７のしきい値電圧はV_DDに対して−3/4V_DDであ
り、トランジスタＮ２６およびＮ２７の敷居値電
圧はグランドに対して＋3/4V_DDであり、トラン
ジスタＮ２５およびＰ２８のしきい値電圧はグラ
ンドに対して＋3/4V_DDである。第１１図の回路において、３値論理信号入力1₃
が“０”のときは（グランド電位）、全てのＮチ
ヤンネル・トランジスタはオフで全てのＰチヤン
ネル・トランジスタはオンである。したがつてラ
イン８７はトランジスタＰ２６を介してV_DDに上
がつて、T₁≠１が感知されたことを示す（換言
すれば、T₁＝１が感知されなかつたことを示
す）。一方、ライン２８はトランジスタＰ２７を
介してグランドに落ちて、T₁＝２が感知されな
かつたことを示す。さらに、ライン２９はトラン
ジスタＰ２５を介してV_DDに上がつて、T₁＝０が
感知されたことを示す。以上のようにして₁＝０
が感知される。第１１図の回路で、３値論理信号入力1₃の値が
“１”のときは（V_DD）、全てのＰチヤンネル・ト
ランジスタがオフで全てのＮチヤンネル・トラン
ジスタがオンである。したがつてライン８７はト
ランジスタＮ２６を介してグランドに落ちて、
T₁≠１が感知されなかつたことを示す（換言す
れば、T₁＝１が感知されたことを示す）。ライン
２８はトランジスタＮ２７を介してグランドに落
ちて、T₁＝２が感知されなかつたことを示し、
ライン２９はトランジスタＮ２５を介してグラン
ドに落ちて、T₁＝０が感知されなかつたことを
示す。以上のようにしてT₁＝１が感知される。第１１図の回路で、３値論理信号入力1₃の値が
“２”のときは（1/2V_DD）、トランジスタＰ２６
およびＰ２８ならびにトランジスタＮ２５および
Ｎ２８がオンで、トランジスタＰ２５およびＰ２
７ならびにトランジスタＮ２６およびＮ２７がオ
フである。したがつてライン８７はトランジスタ
Ｎ２６を介してグランドに落ちて、T₁≠１が感
知されなかつたことを示す（換言すれば、T₁＝
１が感知されたことを示す）。ライン８７はトラ
ンジスタＰ２６を介してV_DDに上がり、T₁＝２が
感知されたことを示す。ライン２９はトランジス
タＮ２５を介してグランドに落ちて、T₁＝０が
感知されなかつたことを示す。ところで、第９図
または第１０図の回路と第１１図の回路の動作速
度に着目しながら、T₁＝２に関する２値制御信
号の発生について説明する。ライン２８に正しい
２値制御信号（T₁＝２）を発生するのに、第９
図および第１０図の回路ではその信号伝搬経路に
おいて３段のトランジスタを必要とするのに対
し、第１１図の回路では１段のトランジスタだけ
でよい。したがつて第１１図の回路における伝搬
遅延は第９図または第１０図の回路の約３分の１
になる。以上で高速レシーバの説明を終る。次に、第１２図を参照してＮチヤンネル
MOSFETだけで構成したレシーバについて説明
する。第１２図のレシーバも、第９図および第１
０図と同様、３つの真数出力と３つの補数出力を
完備している。エンハンスメント型トランジスタ
Ｎ３１，Ｎ３５，Ｎ３７，Ｎ３９，Ｎ４０，Ｎ４
２、およびＮ４３はグランドに対して＋1/4V_DD
のゲートしきい値電圧を有する。エンハンスメン
ト型トランジスタＮ３２はグランドに対して＋3/
４V_DDのゲートしきい値電圧を有する。全てのデ
プレーシヨン型トランジスタＮ３３，Ｎ３４，Ｎ
３６，Ｎ３８，Ｎ４１、およびＮ４４は、ペアに
なるエンハンスメント型トランジスタがローイン
ピーダンスからハイインピーダンスにスイツチす
るとき、ドレイン・ソース間のインピーダンスが
ハイからローにスイツチするような能動負荷とし
て働く（この逆も同様である）。第１２図の回路で、３値論理信号入力1₃の値が
“０”のときは（グランド電位）、トランジスタＮ
３１はオフなのでライン２９は能動負荷トランジ
スタＮ３３を介してV_DDに上がる。ライン２９の
ハイレベル信号はトランジスタ対Ｎ３５およびＮ
３６で反転されてライン８９にローレベル信号を
発生する。ライン２９がハイ且つライン８９がロ
ーなら、T₁＝０が感知されたことを意味する。
T₁＝０のときは、トランジスタＮ３２も、オフ
になるのでライン８７は能動負荷トランジスタＮ
３４を介してV_DDに上がる。ライン８７のハイレ
ベル信号はトランジスタ対Ｎ３７およびＮ３８で
反転されてライン２７にローレベル信号を発生す
る。ライン８７がハイ且つライン２７がローな
ら、T₁＝１が感知されなかつたことを意味する。
トランジスタＮ３９，Ｎ４０、およびＮ４１で構
成されるNANDゲートはライン８７のハイレベ
ル信号およびライン８９のローレベル信号を組み
合わせてライン８８にハイレベル信号を発生す
る。トランジスタＮ４２，Ｎ４３、およびＮ４４
で構成されるNORゲートはライン２７のローレ
ベル信号およびライン２９のハイレベル信号を組
み合わせてライン２８にローレベル信号を発生す
る。ライン８８がハイ且つライン２８がローな
ら、T₁＝２が感知されなかつたことを意味する。
以上のようにしてT₁＝０が感知される。第１２図の回路で、３値論理信号入力1₃の値が
“１”のときは（V_DD）、トランジスタＮ３１およ
びＮ３２はオンになるのでライン２９およびライ
ン８７はそれぞれグランドに落ちる。ライン８７
のローレベル信号はトランジスタ対Ｎ３７および
Ｎ３８で反転されてライン２７にハイレベル信号
を発生する。ライン２９がハイ且つライン８７が
ローなら、T₁＝１が感知されたことを意味する。
ライン２９のローレベル信号はトランジスタ対Ｎ
３５およびＮ３６で反転されてライン８９にハイ
レベル信号を発生する。ライン８９がハイ且つラ
イン２９がローなら、T₁＝０が感知されなかつ
たことを意味する。トランジスタＮ３９，Ｎ４
０、およびＮ４１で構成されるNANDゲートは
ライン８７のローレベル信号およびライン８９の
ハイレベル信号を組み合わせてライン８８にハイ
レベル信号を発生する。トランジスタＮ４２，Ｎ
４３、およびＮ４４で構成されるNORゲートは
ライン２７のハイレベル信号およびライン２９の
ローレベル信号を組み合わせてライン２８にロー
レベル信号を発生する。ライン２８がロー且つラ
イン８８がハイなら、T₁＝２が感知されなかつ
たことを意味する。以上のようにしてT₁＝１が
感知される。第１２図の回路で、３値論理信号入力1₃の値が
“２”のときは（1/2V_DD）、トランジスタＮ３１
はオンでトランジスタＮ３２がオフである。した
がつてトランジスタＮ３１はライン２９をグラン
ドに落とし、このローレベル信号がトランジスタ
対Ｎ３５およびＮ３６で反転されてライン８９に
ハイレベル信号を発生する。ライン８９がハイ且
つライン２９がローなら、T₁＝０が感知されな
かつたことを意味する。トランジスタＮ３２がオ
フのときは、ライン８７は能動負荷トランジスタ
３４を介してハイレベルにプルアツプされる。こ
のハイレベル信号はトランジスタ対Ｎ３７および
Ｎ３８で反転されてライン２７にローレベル信号
を発生する。ライン２７がロー且つライン８７が
ハイなら、T₁＝１が感知されなかつたことを意
味する。トランジスタＮ３９，Ｎ４０、およびＮ
４１で構成されるNANDゲートはライン８７の
ハイレベル信号およびライン８９のハイレベル信
号を組み合わせてライン８８にローレベル信号を
発生する。トランジスタＮ４２，Ｎ４３、および
Ｎ４４で構成されるNORゲートはライン２７の
ローレベル信号およびライン２９のローレベル信
号を組み合わせてライン２８にハイレベル信号を
発生する。ライン２８がハイ且つライン８８がロ
ーなら、T₁＝２が感知されたことを意味する。
以上にようにしてT₁＝２が感知される。次に第１３図を参照してＮチヤンネル
MOSFETだけで構成した高速のレシーバについ
て説明する。第１３図の高速レシーバは、第１１
図の高速レシーバと同様、２つの異なるゲートし
きい値電圧を使い３つの出力T₁≠１，T₁≠２、
およびT₁＝０だけを発生することによつて伝搬
遅延を小さくするようにしたものである。トラン
ジスタＮ５１，Ｎ５５，Ｎ５６、およびＮ５８の
ゲートしきい値電圧はグランドに対して＋1/4
V_DDである。トランジスタＮ５３およびＮ５７の
ゲートしきい値電圧はグランドに対して＋3/4
V_DDである。第１２図と同様、デプレーシヨン型
トランジスタＮ５２およびＮ５４は、ペアになる
エンハンスメント型トランジスタがローインピー
ダンスからハイインピーダンスにスイツチすると
き、ドレイン・ソース間のインピーダンスがハイ
からローにスイツチするような能動負荷として働
く（この逆も同様である）。第１３図の回路で、３値論理信号1₃の値が
“０”のときは（グランド電位）、Ｎチヤンネルの
エンハンスメント型トランジスタＮ５１，Ｎ５
３，Ｎ５５、およびＮ５７は全てオフである。し
たがつてライン２９および８７はそれぞれ能動負
荷トランジスタＮ５２およびＮ５４を介してV_DD
に上がる。ライン２９がハイレベルなら、T₁＝
０が感知されたことを意味する。同様に、ライン
８７がハイレベルなら、T₁≠が感知されたこと
を意味する（換言すれば、T₁＝１が感知されな
かつたことを意味する）。ライン２９がハイレベ
ルになるとトランジスタＮ５８がオンになつてラ
イン８８がV_DDに上がる。ライン８８がハイレベ
ルなら、T₁≠２が感知されたことを意味する
（換言すれば、T₁＝２が感知されなかつたことを
意味する）。以上のようにしてT₁＝０が感知され
る。第１３図の回路で、３値論理信号1₃の値が
“１”のときは（V_DD）、エンハンスメント型トラ
ンジスタＮ５１，Ｎ５３，Ｎ５５およびＮ５７は
全てオンである。したがつてトランジスタＮ５１
はライン２９をグランドに落として、T₁＝０が
感知されなかつたことを示す。トランジスタＮ５
３はライン８７をグランドに落として、T₁≠が
感知されなかつたことを示す（換言すれば、T₁
＝１が感知されたことを示す）。トランジスタＮ
５７はライン８８をV_DDに上げて、T₁≠２が感知
されたことを示す（換言すれば、T₁＝２が感知
されなかつたことを示す）。以上のようにしてT₁
＝１が感知される。第１３図の回路で、３値論理信号入力1₃の値が
“２”のときは（1/2V_DD）、トランジスタＮ５１
およびＮ５５がオンで、トランジスタＮ５３およ
びＮ５７がオフである。したがつてトランジスタ
Ｎ５１によつてライン２９がグランドに落ちて、
T₁＝０が感知されなかつたことを示す。ライン
８７は能動負荷トランジスタＮ５４を介してV_DD
に上がり、T₁≠１が感知されたことを示す（換
言すれば、T₁＝１が感知されなかつたことを示
す）。ライン８７がハイレベルになるとトランジ
スタＮ５６がオンになるので、ライン８８はトラ
ンジスタＮ５５およびＮ５６を介してグランドに
落ちる。ライン８８がローレベルなら、T₁≠２
が感知されなかつたことを意味する（換言すれ
ば、T₁＝２が感知されたことを意味する）。以上
のようにしてT₁＝２が感知される。次に第１４図を参照して、単一のしきい値によ
るＮチヤンネルMOSFETとツエナーダイオード
とを組み合わせて構成したレシーバについて説明
する。デプレーシヨン型トランジスタＮ６２，Ｎ
６４、およびＮ６７は、ペアになるエンハンスメ
ント型トランジスタがローインピーダンスからハ
イインピーダンスにスイツチするとき、ドレイ
ン・ソース間のインピーダンスがハイからローに
スイツチするような能動負荷として働く。ツエナ
ーダイオード９１およびトランジスタＮ６１で、
トランジスタＮ６２およびＮ６３のしきい値電圧
を供給する回路を構成する。ツエナーダイオード
９１が逆にバイアスされたときにそれをブレーク
ダウンの状態に保つに十分な一定のソース・ドレ
イン間インピーダンスを与えるように、トランジ
スタＮ６１のゲートに電圧＋Ｖを印加しておく。第１４図の回路で、３値論理信号入力1₃の値が
“０”のときは（グランド電位）、トランジスタＮ
６３，Ｎ６６、およびＮ６８はオフである。した
がつてライン２９および８７はそれぞれ能動負荷
トランジスタ６７および６２を介してV_DDに上が
る。ライン２９がハイレベルなら、T₁＝０が感
知されたことを意味し、ライン８７がハイレベル
なら、T₁≠１が感知されたことを意味する（換
言すれば、T₁＝１が感知されなかつたことを意
味する）。トランジスタＮ６６がオフなので、能
動負荷トランジスタＮ６４を介してライン８８が
V_DDに上がつて、T₁≠２が感知されたことを示す
（換言すれば、T₁＝２が感知されなかつたこと示
す）。以上のようにしてT₁＝０が感知される。第１４図の回路で、３値論理信号入力1₃の値が
“１”のときは（V_DD＝５ボルト）、ツエナーダイ
オード９１が逆バイアスされるのでトランジスタ
Ｎ６３のゲートには３ボルトの電圧が印加される
（ツエナーダイオード９１の電圧降下は２ボルト
である）。そうすると、トランジスタＮ６３がオ
ンになつてライン８７がグランドに落ちて、T₁
≠１が感知されなかつたことを示す（換言すれ
ば、T₁＝１が感知されたことを示す）。ライン８
７がローレベルになればトランジスタＮ６５がオ
フになり、ライン８８は能動負荷トランジスタＮ
６４を介してV_DDに上がる。ライン８８がハイレ
ベルなら、T₁≠２が感知されたことを意味する
（換言すれば、T₁＝２が感知されなかつたことを
意味する）。さらに、トランジスタＮ６８がオン
なのでライン２９がグランドに落ちてT₁＝０が
感知されなかつたことを示す。以上のようにして
T₁＝１が感知される。第１４図の回路で、３値論理信号入力1₃の値が
“２”のときは（1/2V_DD＝2.5ボルト）、ツエナー
ダイオード９１が逆バイアスされるのでトランジ
スタＮ６３のゲートには0.5ボルトの電圧が印加
される（ツエナーダイオード９１の電圧降下は２
ボルトである）このゲート電圧は、トランジスタ
Ｎ６３のしきい値電圧より低いので、トランジス
タＮ６３はオフになつて、ライン８７は能動負荷
トランジスタＮ６２を介してV_DDに上がる。ライ
ン８７がハイレベルなら、T₁≠１が感知された
ことを意味する（換言すれば、T₁＝１が感知さ
れなかつたことを意味する）。ライン８８はトラ
ンジスタＮ６５およびＮ６６を介してグランドに
落ちて、T₁≠２が感知されなかつたことを示す
（換言すれば、T₁＝２が感知されたことを示す）。
トランジスタＮ６８はゲートに1/2V_DDの電圧が
印加されるとオンになるのでライン２９はグラン
ドに落ちて、T₁＝０が感知されなかつたことを
示す。以上のようにしてT₁＝２が感知される。 G6 増幅回路次に第１５図を参照して、１つの３値論理信号
1₃を受け取つてそれを増幅した３値論理信号1₃′
を出力する増幅回路について説明する。この例で
はこれをバイポーラトランジスタで構成した。こ
の増幅回路は、伝送チヤネル１９が長いために伝
送経路における電圧降下分が無視できなくなつて
伝送チヤネル１９の信号レベルが下がつてしまう
ような場合に利用することができる。この増幅回
路は伝送チヤネル１９の伝送経路上の任意の地点
に挿入することができる。第１５図の回路で、３値論理信号入力1₃の値が
“０”のときは（グランド）、トランジスタＱ１３
およびＱ１０以下のトランジスタは全てオフであ
る。PNPトランジスタＱ１３は順バイアスされ
たツエナーダイオード９５によつてオンになる。
そうすると次にNPNトランジスタＱ１０がオン
になる。したがつて３値論理信号出力1₃′がグラ
ンドに落ちる。第１５図の回路で、３値論理信号入力1₃の値が
“１”のときは（VDD＝５ボルト）、ツエナーダ
イオード９５が逆バイアスされるのでトランジス
タＱ１３およびＱ１０がオフになる。さらに、ツ
エナーダイオード９４も逆バイアスされるから
NPNトランジスタＱ１５がオンになる。トラン
ジスタＱ１５がオンになると、トランジスタＱ１
６およびＱ１２がオフになる。ツエナーダイオー
ド９２が逆バイアスされるので、NPNトランジ
スタＱ１４およびPNPトランジスタＱ１１がオ
ンになる。したがつて３値論理信号出力1₃′がV_DD
に上がる。第１５図の回路で、３値論理信号入力1₃の値が
“２”のときは（1/2VDD＝2.5ボルト）、ツエナ
ーダイオード９２および９４は逆バイアスされな
いがツエナーダイオード９３および９５は逆バイ
アスされる。したがつてトランジスタＱ１０，Ｑ
１１，Ｑ１３およびＱ１４は全てオフである。。
ツエナーダイオード９３が逆バイアスされると、
PNPトランジスタＱ１６およびNPNトランジス
タＱ１２はオンになるので、３値論理信号出力
1₃′は電圧Vc（＝2.5ボルト）になる。第４図を参照して、第１図および第２図に示し
たコンバータ２３の詳細な構成を説明する。この
コンバータ２３は、レシーバ２１ａおよび２１ｂ
の発生する２値制御信号を入力として受諾する。
第８図ないし第１４図のレシーバの実施例はレシ
ーバの基本的な構成単位であるレシーバ２１ａ
（または２１ｂ）を詳細に示したものであるが、
第４図に示すコンバータ２３は、レシーバの構成
単位でいうと、２つ分のレシーバからの出力を受
け取る。コンバータ２３は、図の例では、全ての
真数入力および全ての補数入力を完備している
が、レシーバの実施例に応じてこれらの入力の一
部を省略できることは、これまでの説明から容易
に理解できるであろう。１例をあげれば、第１３
図に示したレシーバを第４図のコンバータの上部
に接続する場合、インバータ１１３が省略でき
て、第１３図のライン２９は第１４図のライン２
９に直接接続すればよい。 ORゲート１０７はANDゲート１００ないし１
０３の出力を組み合わせて２値論理信号出力1₂に
ハイレベル信号を発生する（出力1₂の値が
“１”）。同様に、ORゲート１０８はANDゲート
１０１および１０５の出力と、T₃＝２を表わす
２値制御信号とを組み合わせて２値論理信号出力
2₂にハイレベル信号を発生する（出力2₂の値が
“１”）。ORゲート１０９はANDゲート１０２お
よび１０６の出力と、T₃＝２を表わす２値制御
信号とを組み合わせて２値論理信号出力4₂にハイ
レベル信号を発生する（出力4₂の値が“１”）。以
上のようにして、コンバータ２３は基本的な２つ
のレシーバからの２値制御信号を受け取つて、２
つのトリツト位置の３値論理信号を３つのビツト
位置の２値論理信号に変換する。この例ではトリ
ツト位置はT₁およびT₃、ビツト位置は1₂，2₂、
および4₂として説明したが、前述の如く、これら
のトリツト位置およびビツト位置はどのような組
合わせでもよい。第４図に示したANDゲートおよびORゲートに
よるコンバータ２３の構成はカルノー図に基づく
ものである。T₁＝０，T₁＝１，T₁＝２，T₃＝
０，T₃＝１、およびT₃＝２に対応する２値制御
信号をそれぞれＤ，Ｅ，Ｆ，Ｇ，Ｈ、およびＩと
すると、以上の関係は次のような式で表わすこと
ができる。（1₂）＝GE＋HD＋HF＋IF （2₂）＝Ｉ＋HD＋GF （4₂）＝Ｉ＋HE＋HF したがつて、これらの式で表わされる関係を満
たすなら、ハードウエアの構成は第４図の例には
限らない。もちろん、ハードウエアの回路技術
は、MOSFET、バイポーラ等何でもよい。Ｈ発明の効果以上説明したように本発明によれば、簡単な回
路を加えるだけで論理回路の入出力ピンの数が減
るので、結果的により良好な集積度を得ることが
できる。しかも論理回路間を接続する伝送チヤネ
ルの幅も小さくすることができる。

【図面の簡単な説明】

第１図は本発明のインターフエース装置の実施
例を示す図、第２図は第１図に示すインターフエ
ース装置の実施例の基本的な構成を示す図、第３
図はコンバータ１６の実施例を示す図、第４図は
コンバータ２３の実施例を示す図、第５図はバイ
ポーラ・トランジスタによるドライバ１８ａの実
施例を示す図、第６図および第７図はＮチヤンネ
ル・エンハンスメント型MOSFETによるドライ
バ１８ａの実施例を示す図、第８図は差動比較器
によるレシーバ２１ａの実施例を示す図、第９図
はCMOSによるレシーバ２１ａの実施例を示す
図、第１０図および第１１図はMOSFETによる
レシーバ２１ａの実施例を示す図、第１２図およ
び第１３図はＮチヤンネルMOSFETによるレシ
ーバ２１ａの実施例を示す図、第１４図はＮチヤ
ンネルMOSFETおよびツエナーダイオードによ
るレシーバ２１ａの実施例を示す図、第１５図は
伝送経路上の任意の地点に挿入することのできる
増幅回路を示す図である。

Claims

【特許請求の範囲】１第１の論理回路から第２の論理回路へのデー
タの転送を行うためのインターフエース装置であ
つて、伝送チヤネルと、前記第１の論理回路に接続され、該第１の論理
回路の発生する２値論理信号を３値論理信号に変
換して該３値論理信号を前記伝送チヤネルに送出
する第１の手段と、前記第２の論理回路に接続され、前記伝送チヤ
ネルを介して前記３値論理信号を受け取つて該３
値論理信号を前記第２の論理回路の使用する２値
論理信号に変換する第２の手段とを有し、前記２値論理信号を３値論理信号に変換する手
段は、次の関係のうち少なくとも一つを実行す
る：（T₁＝１）＝Ｃ＋ABC＋Ａ（T₁＝２）＝Ｂ＋ＡＣ（T₁＝０）＝＋BC＋AB （T₃＝１）＝Ａ＋BC （T₃＝２）＝AB （T₃＝０）＝＋ここで、出力T₁＝１，T₁＝２，T₁＝０，T₃＝
１，T₃＝２，T₃＝０は状態T₁及びT₃のそれぞれ
の状態を表す２値制御信号であり、Ａ，Ｂ，Ｃは
前記第１の２値論理信号のセツトから選ばれた隣
り合う３つのビツトの値である、ことを特徴とするインターフエース装置。