JP2582077B2 - バス接続方式 - Google Patents
バス接続方式Info
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- JP2582077B2 JP2582077B2 JP62168758A JP16875887A JP2582077B2 JP 2582077 B2 JP2582077 B2 JP 2582077B2 JP 62168758 A JP62168758 A JP 62168758A JP 16875887 A JP16875887 A JP 16875887A JP 2582077 B2 JP2582077 B2 JP 2582077B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルデータを処理するシステム内に
おける情報転送方式に係り、特に、多値レベルの信号を
用いるバス接続方式に関する。
おける情報転送方式に係り、特に、多値レベルの信号を
用いるバス接続方式に関する。
マイクロプロセッサ応用システムを始めとするデイジ
タルデータ処理システムでは、その内部で大量のデイジ
タルデータを高速に転送する必要がある。この種システ
ムは、半導体技術の進展に伴つて、回路の高集積化が進
み、メモリの大容量化、マイクロプロセツサ等の処理能
力の増大等がもたらされ、これらの素子間を接続するバ
ス上に伝送される信号量が増大し、そのためのバスの信
号線の数が増大する傾向にある。バス信号線の増大は、
LSI（大規模集積回路）素子の端子数の増大、LSI相互間
の接続配線数の増大、接続点数の増大という問題を生じ
させ、さらに、これらの問題点を伴つて、信頼性の低
下、装置の大型化、コストの上昇といつた各種の問題点
を生じさせる。これらの問題点は、LSI相互間の接続に
関してだけでなく、複数のプリント基板相互間の接続の
場合にも、同様に生じることである。これらの問題点を
解決するための手段として、少ない接続配線を効率よく
用いる方法が求められている。
タルデータ処理システムでは、その内部で大量のデイジ
タルデータを高速に転送する必要がある。この種システ
ムは、半導体技術の進展に伴つて、回路の高集積化が進
み、メモリの大容量化、マイクロプロセツサ等の処理能
力の増大等がもたらされ、これらの素子間を接続するバ
ス上に伝送される信号量が増大し、そのためのバスの信
号線の数が増大する傾向にある。バス信号線の増大は、
LSI（大規模集積回路）素子の端子数の増大、LSI相互間
の接続配線数の増大、接続点数の増大という問題を生じ
させ、さらに、これらの問題点を伴つて、信頼性の低
下、装置の大型化、コストの上昇といつた各種の問題点
を生じさせる。これらの問題点は、LSI相互間の接続に
関してだけでなく、複数のプリント基板相互間の接続の
場合にも、同様に生じることである。これらの問題点を
解決するための手段として、少ない接続配線を効率よく
用いる方法が求められている。
前述した接続配線を効率よく用いる方法として、１本
の信号線に多くの情報を多重化して伝送する方法があ
り、その１つは、並列データは直列データに変換して時
分割伝送する方法であり、他の１つは、データを電流や
電圧などの多値レベルの信号として伝送するアナログ的
な方法である。前者は、一定時間をさらに細分化する必
要があり高速化が困難であり、後者の方が高速の信号伝
送を行い得る可能性が高い。
の信号線に多くの情報を多重化して伝送する方法があ
り、その１つは、並列データは直列データに変換して時
分割伝送する方法であり、他の１つは、データを電流や
電圧などの多値レベルの信号として伝送するアナログ的
な方法である。前者は、一定時間をさらに細分化する必
要があり高速化が困難であり、後者の方が高速の信号伝
送を行い得る可能性が高い。
このような、多値レベルの信号を用いたバスの接続方
式に関する従来技術として、例えば、特開昭53−134339
号公報に記載された技術が知られている。この従来技術
は、ｎ種のバスを共用して多数のデータを同時に転送す
るものである。
式に関する従来技術として、例えば、特開昭53−134339
号公報に記載された技術が知られている。この従来技術
は、ｎ種のバスを共用して多数のデータを同時に転送す
るものである。
前記従来技術は、ｎ種の系統のバスを共用して同時に
データを転送することにより、バスの系統数の減少を図
るものであり、単一のバスにおける信号線の接続本数を
減少させる点についての配慮がなされておらず、複数組
のバスを持たないシステムには適用することができない
という問題点があつた。
データを転送することにより、バスの系統数の減少を図
るものであり、単一のバスにおける信号線の接続本数を
減少させる点についての配慮がなされておらず、複数組
のバスを持たないシステムには適用することができない
という問題点があつた。
本発明の目的は、単一のバスについて、そのバスを構
成する接続線の本数を減少させることができ、かつ、エ
ラーに強い誤り検出機能を有するバス接続方式を提供す
ることにある。
成する接続線の本数を減少させることができ、かつ、エ
ラーに強い誤り検出機能を有するバス接続方式を提供す
ることにある。
本発明によれば前記目的は、転送すべきｎビットの２
進情報を転送するｍ本の多値レベル信号線からなるアナ
ログバスと、該アナログバスの両端に接続された少なく
とも２つの構成要素とを有し、これらの構成要素のそれ
ぞれが、ｎビットの２進情報とｍ個の多値レベル信号と
の間で、相互に情報の変換を行う機能を持ち、ｎビット
の２進情報をｍ個の多値レベル信号に変換する際、前記
ｎビットの２進情報の一部に誤り検出訂正のためのｐ
（ｍ＜ｎ＋ｐ）ビットの情報を付加し、これらの誤り検
出訂正符号化された２進情報を下位ビット側に配列して
多値レベル信号に変換し、前記アナログバスを介して転
送することにより達成される。
進情報を転送するｍ本の多値レベル信号線からなるアナ
ログバスと、該アナログバスの両端に接続された少なく
とも２つの構成要素とを有し、これらの構成要素のそれ
ぞれが、ｎビットの２進情報とｍ個の多値レベル信号と
の間で、相互に情報の変換を行う機能を持ち、ｎビット
の２進情報をｍ個の多値レベル信号に変換する際、前記
ｎビットの２進情報の一部に誤り検出訂正のためのｐ
（ｍ＜ｎ＋ｐ）ビットの情報を付加し、これらの誤り検
出訂正符号化された２進情報を下位ビット側に配列して
多値レベル信号に変換し、前記アナログバスを介して転
送することにより達成される。
データ処理装置、入出力装置、メモリ装置相互間で情
報転送を行う場合、転送すべきｎビツトのデイジタル情
報を、ｍ組に分け、各組のｌビツトのデータをDA変換器
により多値レベルの信号であるアナログ信号に変換し、
このアナログ信号をバスを介して転送し、受信側装置内
のAD変換器により、このアナログ信号がもとのデイジタ
ル情報に復元される。これにより、例えば、32ビツトの
デイジタルデータの４つのビツトづつを多値レベルのア
ナログ信号に変換して転送すると、バスの接続線は、デ
イジタルデータのままの転送の場合32本必要であつたも
のが、アナログデータに変換して転送する場合８本でよ
いことになる。
報転送を行う場合、転送すべきｎビツトのデイジタル情
報を、ｍ組に分け、各組のｌビツトのデータをDA変換器
により多値レベルの信号であるアナログ信号に変換し、
このアナログ信号をバスを介して転送し、受信側装置内
のAD変換器により、このアナログ信号がもとのデイジタ
ル情報に復元される。これにより、例えば、32ビツトの
デイジタルデータの４つのビツトづつを多値レベルのア
ナログ信号に変換して転送すると、バスの接続線は、デ
イジタルデータのままの転送の場合32本必要であつたも
のが、アナログデータに変換して転送する場合８本でよ
いことになる。
また、誤り検出訂正符号化された２進情報を下位ビッ
ト側に配列して多値レベル信号に変換しているので、エ
ラーに強い誤り検出訂正機能を持たせることができる。
ト側に配列して多値レベル信号に変換しているので、エ
ラーに強い誤り検出訂正機能を持たせることができる。
以下、本発明によるアナログバス接続方式の一実施例
を図面により詳細に説明する。
を図面により詳細に説明する。
第１図は本発明の一実施例の構成を示すブロツク図、
第２図は第１図の一部分の詳細な構成図、第３図は第１
図に示す実施例のより詳細な構成図である。第１図〜第
３図において、１はアナログアドレスバス、２はアナロ
グデータバス、３はアナログ制御バス、４はデイジタル
制御バス、10はデータ処理装置、11は中央処理装置（以
下CPUという）、12はDA変換器、13はAD、DA変換器、20
は記憶装置、21,41はメモリ、22,24はAD変換器、30は周
辺制御装置、31は入出力制御装置、50はクロツク発生器
である。
第２図は第１図の一部分の詳細な構成図、第３図は第１
図に示す実施例のより詳細な構成図である。第１図〜第
３図において、１はアナログアドレスバス、２はアナロ
グデータバス、３はアナログ制御バス、４はデイジタル
制御バス、10はデータ処理装置、11は中央処理装置（以
下CPUという）、12はDA変換器、13はAD、DA変換器、20
は記憶装置、21,41はメモリ、22,24はAD変換器、30は周
辺制御装置、31は入出力制御装置、50はクロツク発生器
である。
本発明によるアナログバス接続方式の一実施例は、第
１図にその概略構成を示すように、データ処理装置10、
アナログ入出力可能な記憶装置20及び各種周辺制御装置
30が、アナログアドレスバス１、アナログデータバス２
より成るアナログシステムバスを介して接続されて構成
されている。データ処理装置10は、デイジタル情報を処
理するCPU11と、DA変換器12と、AD、DA変換器13とを内
蔵して構成され、記憶装置20は、デイジタル情報を記憶
するメモリ21と、AD変換器22と、AD、DA変換器13とを内
蔵して構成されている。周辺制御装置30は、入出力制御
装置31と、AD変換器22と、AD,DA変換器13とを内蔵して
構成される。入出力制御装置31は、キーボード、マウ
ス、タブレツト等に対する入出力制御装置、各種表示制
御装置、補助記憶装置等の制御装置、通信制御装置等で
ある。またデータ処理装置10、記憶装置20、一部の周辺
制御装置30は、大規模集積路回路により構成される。
１図にその概略構成を示すように、データ処理装置10、
アナログ入出力可能な記憶装置20及び各種周辺制御装置
30が、アナログアドレスバス１、アナログデータバス２
より成るアナログシステムバスを介して接続されて構成
されている。データ処理装置10は、デイジタル情報を処
理するCPU11と、DA変換器12と、AD、DA変換器13とを内
蔵して構成され、記憶装置20は、デイジタル情報を記憶
するメモリ21と、AD変換器22と、AD、DA変換器13とを内
蔵して構成されている。周辺制御装置30は、入出力制御
装置31と、AD変換器22と、AD,DA変換器13とを内蔵して
構成される。入出力制御装置31は、キーボード、マウ
ス、タブレツト等に対する入出力制御装置、各種表示制
御装置、補助記憶装置等の制御装置、通信制御装置等で
ある。またデータ処理装置10、記憶装置20、一部の周辺
制御装置30は、大規模集積路回路により構成される。
CPU11は、32ビツトのアドレスを出力し、32ビツトの
データ処理を実行する。DA変換器12は、ビツトのDA変換
器８個を内蔵しており、32ビツトのアドレス情報を８本
の信号線より成るアナログアドレスバス１上に、アナロ
グ多値レベル信号として送出する。このアナログアドレ
スバス１上の多値レベル信号は、AD変換器22により、も
との32ビツトのデイジタル信号に変換され、メモリ21あ
るいは入出力制御装置31に供給される。第２図は、デー
タ処理装置10内において、CPU11からの32ビツトのアド
レス情報A0〜A31がDA変換回路12内で４ビツトづつDA変
換され、８本の接続線によるアナログアドレスバス１を
介して転送され、記憶装置20内のAD変換回路22内で４ビ
ツトづつデイジタル情報に変換されて、もとのアドレス
情報A0〜A31に再現されることを示している。従つて、
アナログアドレスバス１を構成する８本の信号線の各々
は、16通りの異なるレベルをもつたアナログ信号を伝送
していることになる。
データ処理を実行する。DA変換器12は、ビツトのDA変換
器８個を内蔵しており、32ビツトのアドレス情報を８本
の信号線より成るアナログアドレスバス１上に、アナロ
グ多値レベル信号として送出する。このアナログアドレ
スバス１上の多値レベル信号は、AD変換器22により、も
との32ビツトのデイジタル信号に変換され、メモリ21あ
るいは入出力制御装置31に供給される。第２図は、デー
タ処理装置10内において、CPU11からの32ビツトのアド
レス情報A0〜A31がDA変換回路12内で４ビツトづつDA変
換され、８本の接続線によるアナログアドレスバス１を
介して転送され、記憶装置20内のAD変換回路22内で４ビ
ツトづつデイジタル情報に変換されて、もとのアドレス
情報A0〜A31に再現されることを示している。従つて、
アナログアドレスバス１を構成する８本の信号線の各々
は、16通りの異なるレベルをもつたアナログ信号を伝送
していることになる。
AD、DA変換器13は、８個の４ビツトAD変換器及び８個
の４ビツトのDA変換器を内蔵して構成され、装置間にお
けるデータの転送も、AD、DA変換器13と８本の信号線よ
り成るアナログデータバス２を介して行われる。例え
ば、CPU11からメモリ21へのデータの書込は、CPU11から
のデータがデータ処理装置10内のAD、DA変換器13により
アナログ多値レベル信号に、前述したアドレス情報の場
合と同様に変換されて、８本の信号線より成るアナログ
データバス２上を転送され、記憶装置20内のAD、DA変換
器13によりデイジタルデータに変換されてメモリ21に与
えられることにより実行される。メモリ21からデータを
読出し、そのデータをCPU11に転送する読出し動作の場
合、読出しデータは、前述と逆の方向に、同一の径路に
よりメモリ21からCPU11に転送される。データ処理装置1
0と周辺制御装置30との間のデータ転送も、前述と同様
に行われる。
の４ビツトのDA変換器を内蔵して構成され、装置間にお
けるデータの転送も、AD、DA変換器13と８本の信号線よ
り成るアナログデータバス２を介して行われる。例え
ば、CPU11からメモリ21へのデータの書込は、CPU11から
のデータがデータ処理装置10内のAD、DA変換器13により
アナログ多値レベル信号に、前述したアドレス情報の場
合と同様に変換されて、８本の信号線より成るアナログ
データバス２上を転送され、記憶装置20内のAD、DA変換
器13によりデイジタルデータに変換されてメモリ21に与
えられることにより実行される。メモリ21からデータを
読出し、そのデータをCPU11に転送する読出し動作の場
合、読出しデータは、前述と逆の方向に、同一の径路に
よりメモリ21からCPU11に転送される。データ処理装置1
0と周辺制御装置30との間のデータ転送も、前述と同様
に行われる。
第３図は、第１図に示す実施例の一部をさらに詳細に
示したものであり、第１図には図示していない構成要素
として、アナログ制御バス３及びデイジタル制御バス４
より成る制御バス、AD変換器42及びクロツク発生器（以
下CPGという）50を備えて構成された実施例である。
示したものであり、第１図には図示していない構成要素
として、アナログ制御バス３及びデイジタル制御バス４
より成る制御バス、AD変換器42及びクロツク発生器（以
下CPGという）50を備えて構成された実施例である。
この実施例において、CPG50は、CPU11に供給するクロ
ツクを生成する回路である。CPU11は、アドレス情報及
び各種データの外に、各種の制御信号を入出力してい
る。この制御信号は、アドレスと同一のタイミングで遷
移するステート制御信号と、各種クロツクやメモリレデ
イ信号等の独自のタイミングで動作するタイミング制御
信号の２種の制御信号があり、第３図に示す実施例で
は、ステート制御信号については、アナログ多値信号化
されてアナログ制御バス３を介して転送され、タイミン
グ信号については、デイジタル信号のままで転送される
ようになつている。また、第３図に示す実施例では、ア
ドレス、データ及び制御信号の一部がアナログ多値信号
化されて転送されるが、これら全てをアナログ多値信号
化する必然性はなく、例えば、データのみをアナログ多
値信号化する等の応用も可能である。
ツクを生成する回路である。CPU11は、アドレス情報及
び各種データの外に、各種の制御信号を入出力してい
る。この制御信号は、アドレスと同一のタイミングで遷
移するステート制御信号と、各種クロツクやメモリレデ
イ信号等の独自のタイミングで動作するタイミング制御
信号の２種の制御信号があり、第３図に示す実施例で
は、ステート制御信号については、アナログ多値信号化
されてアナログ制御バス３を介して転送され、タイミン
グ信号については、デイジタル信号のままで転送される
ようになつている。また、第３図に示す実施例では、ア
ドレス、データ及び制御信号の一部がアナログ多値信号
化されて転送されるが、これら全てをアナログ多値信号
化する必然性はなく、例えば、データのみをアナログ多
値信号化する等の応用も可能である。
メモリ41は、デイジタル情報を入出力する従来より一
般的に用いられているメモリ素子である。第３図に示す
実施例は、アナログ入出力可能な記憶装置20とデイジタ
ル入出力のメモリ41とを混在して使用可能なシステムが
構成可能である。このため、CPU11は、アドレス空間を
アナログ転送領域とデイジタル転送領域に分けて管理す
る機能を有しており、それぞれ、データ転送状態がアナ
ログ転送であるか、デイジタル転送であるかを示す制御
信号を出力する。例えば、データ処理装置10からメモリ
41に、データをデイジタル情報で転送する場合、データ
処理装置10内部のAD、DA変換器13は、バイパスされ８ビ
ツトのデイジタルデータがアナログデータバス２上に送
出され、メモリ41に直接取込まれる。すなわち、データ
処理装置10は、記憶装置20とは、32ビツト単位でデータ
転送を実行し、デイジタル入出力のメモリ41とは、８ビ
ツト単位でデータ転送を実行する。従つて、第３図に示
す実施例によれば、アナログ入出力の記憶装置と、デイ
ジタル入出力のメモリを混在させたシステムを構築する
ことができ、また、各装置をLSIで実現した場合に、そ
の端子数を大幅に減少させることができる。
般的に用いられているメモリ素子である。第３図に示す
実施例は、アナログ入出力可能な記憶装置20とデイジタ
ル入出力のメモリ41とを混在して使用可能なシステムが
構成可能である。このため、CPU11は、アドレス空間を
アナログ転送領域とデイジタル転送領域に分けて管理す
る機能を有しており、それぞれ、データ転送状態がアナ
ログ転送であるか、デイジタル転送であるかを示す制御
信号を出力する。例えば、データ処理装置10からメモリ
41に、データをデイジタル情報で転送する場合、データ
処理装置10内部のAD、DA変換器13は、バイパスされ８ビ
ツトのデイジタルデータがアナログデータバス２上に送
出され、メモリ41に直接取込まれる。すなわち、データ
処理装置10は、記憶装置20とは、32ビツト単位でデータ
転送を実行し、デイジタル入出力のメモリ41とは、８ビ
ツト単位でデータ転送を実行する。従つて、第３図に示
す実施例によれば、アナログ入出力の記憶装置と、デイ
ジタル入出力のメモリを混在させたシステムを構築する
ことができ、また、各装置をLSIで実現した場合に、そ
の端子数を大幅に減少させることができる。
第４図は本発明の他の実施例に適用されるデータ処理
装置の構成を示す図である。第４図において、60はデー
タ処理装置、61はキヤツシユ制御回路であり、他の符号
は第１図〜第３図により説明したと同一である。
装置の構成を示す図である。第４図において、60はデー
タ処理装置、61はキヤツシユ制御回路であり、他の符号
は第１図〜第３図により説明したと同一である。
第４図に示す実施例のデータ処理装置60は、キヤツシ
ユメモリとその制御回路とを内蔵するキヤツシユ制御回
路61を備えて構成されている。第４図において、CPU11
と高速動作するキヤツシユメモリとの間のデータ転送
は、両装置間で高速のデイジタル転送を行うことにより
実行され、バスを介して接続される前述した記憶装置20
等による主記憶装置とキヤツシユメモリとの間のデータ
転送は、アナログバスを介して実行される。このため、
第４図に示す実施例では、頻度の高いキヤツシユメモリ
に対するアクセスは、デイジタルで行われ、頻度の低い
主メモリに対するアクセスは、アナログバスで行うよう
にしているので、バスをアナログ化することによりアク
セスタイムが増大しても、システム性能をほとんど低下
させることがない。すなわち、第４図の実施例によれ
ば、システム性能をほとんど低下させることなく、バス
のアナログ化によるシステムの小型化が可能である。
ユメモリとその制御回路とを内蔵するキヤツシユ制御回
路61を備えて構成されている。第４図において、CPU11
と高速動作するキヤツシユメモリとの間のデータ転送
は、両装置間で高速のデイジタル転送を行うことにより
実行され、バスを介して接続される前述した記憶装置20
等による主記憶装置とキヤツシユメモリとの間のデータ
転送は、アナログバスを介して実行される。このため、
第４図に示す実施例では、頻度の高いキヤツシユメモリ
に対するアクセスは、デイジタルで行われ、頻度の低い
主メモリに対するアクセスは、アナログバスで行うよう
にしているので、バスをアナログ化することによりアク
セスタイムが増大しても、システム性能をほとんど低下
させることがない。すなわち、第４図の実施例によれ
ば、システム性能をほとんど低下させることなく、バス
のアナログ化によるシステムの小型化が可能である。
第５図は本発明のさらの他の実施例に適用されるデー
タ処理装置の構成を示す図、第６図はその一部の詳細を
示す図である。第５図、第６図において、70はデータ処
理装置、71はECC符号化回路、72,721,722はECC符号化複
合化回路である。
タ処理装置の構成を示す図、第６図はその一部の詳細を
示す図である。第５図、第６図において、70はデータ処
理装置、71はECC符号化回路、72,721,722はECC符号化複
合化回路である。
第５図に示す本発明の実施例によるデータ処理装置70
は、DA変換器12に誤り検出のためにECC符号化回路71が
備えられ、AD、DA変換器13にECC符号化複合化回路が備
えられて構成されている。誤り検出可能な符号化の例と
して、１ビットの誤り検出を行うパリティ符号や、誤り
の検出訂正まで行うことが可能な誤り訂正符号（ECCと
いう）が知られている。第５図に示す実施例では、バス
の信頼性を高めるために前述のような構成とした。この
場合、全ビツトに対してECC符号化を行つてもよいが、
より簡便な方法として、一部のビツトに対してのみECC
符号化を行うこともできる。特に、アナログ回路では、
レベルの小さいノイズが多いため、小さい値のアナログ
レベルが与えられる、アナログ化する前のデイジタル情
報の下位ビツトほどノイズに弱いという問題がある。本
発明に係るアナログデータは、アナログレベルの絶対量
に意味はなく、各アナログレベルは、単なる符号として
の意味しか持たないため、どのビツトをどうアナログ化
するかは任意であり、接続される双方の装置で対応が取
れていさえすればよい。従つて、もとのデイジタル情報
に同一のECC符号化を施すよりも、デイジタル情報をい
くつかの部分に分割し、それぞれに異なるECC符号化を
施し、よりエラーに強い符号化データをDA変換器の下位
ビツト側に配列するのが効果的である。
は、DA変換器12に誤り検出のためにECC符号化回路71が
備えられ、AD、DA変換器13にECC符号化複合化回路が備
えられて構成されている。誤り検出可能な符号化の例と
して、１ビットの誤り検出を行うパリティ符号や、誤り
の検出訂正まで行うことが可能な誤り訂正符号（ECCと
いう）が知られている。第５図に示す実施例では、バス
の信頼性を高めるために前述のような構成とした。この
場合、全ビツトに対してECC符号化を行つてもよいが、
より簡便な方法として、一部のビツトに対してのみECC
符号化を行うこともできる。特に、アナログ回路では、
レベルの小さいノイズが多いため、小さい値のアナログ
レベルが与えられる、アナログ化する前のデイジタル情
報の下位ビツトほどノイズに弱いという問題がある。本
発明に係るアナログデータは、アナログレベルの絶対量
に意味はなく、各アナログレベルは、単なる符号として
の意味しか持たないため、どのビツトをどうアナログ化
するかは任意であり、接続される双方の装置で対応が取
れていさえすればよい。従つて、もとのデイジタル情報
に同一のECC符号化を施すよりも、デイジタル情報をい
くつかの部分に分割し、それぞれに異なるECC符号化を
施し、よりエラーに強い符号化データをDA変換器の下位
ビツト側に配列するのが効果的である。
第６図は、前述の符号化の一例を説明するものであ
り、アナログデータバス２側に配置されたAD、DA変換器
13とECC符号化複合化回路72の構成を示している。ECC符
号化複号化回路72は、２つのECC符号化複号化回路721,7
22を備えており、ECC符号化複合化回路721,722は、それ
ぞれ、符号化の際、８ビツトのデータを12ビツトの誤り
訂正符号に変換し、複合化の際、その逆変換を行うもの
である。誤り訂正符号としては、例えば、１ビツトの誤
りを訂正可能なハミング符号等を使用することが可能で
ある。AD、DA変換器13は、４ビツトのAD、DA変換器10個
により構成され、各４ビツトのAD、DA変換器は、第６図
の左側を上位ビツト、右側を下位ビツトとして符号変換
を実施する。もとの32ビツトのデータD0〜D31の上位16
ビツトのデータD16〜D31は、そのまま、各４ビツトのA
D、DA変換器の上位ビツト側に接続されている。また、
下位16ビツトのデータD0〜D15は、８ビツトづつに分割
され、夫々ECC符号化複号化回路721,722に与えられ、12
ビツトづつの誤り訂正符号C0〜C23に変換され、４ビツ
トの各AD、DA変換器の比較的下位側に接続される。第６
図に示すような構成によると、もとのデータの32ビツト
の全てに誤り訂正符号を適用した場合に比較し、８ビツ
トのECC符号化複号化回路を２個、４ビツトのAD、DA変
換器を２個、アナログバスを構成する信号線を２本、そ
れぞれ節約できる。
り、アナログデータバス２側に配置されたAD、DA変換器
13とECC符号化複合化回路72の構成を示している。ECC符
号化複号化回路72は、２つのECC符号化複号化回路721,7
22を備えており、ECC符号化複合化回路721,722は、それ
ぞれ、符号化の際、８ビツトのデータを12ビツトの誤り
訂正符号に変換し、複合化の際、その逆変換を行うもの
である。誤り訂正符号としては、例えば、１ビツトの誤
りを訂正可能なハミング符号等を使用することが可能で
ある。AD、DA変換器13は、４ビツトのAD、DA変換器10個
により構成され、各４ビツトのAD、DA変換器は、第６図
の左側を上位ビツト、右側を下位ビツトとして符号変換
を実施する。もとの32ビツトのデータD0〜D31の上位16
ビツトのデータD16〜D31は、そのまま、各４ビツトのA
D、DA変換器の上位ビツト側に接続されている。また、
下位16ビツトのデータD0〜D15は、８ビツトづつに分割
され、夫々ECC符号化複号化回路721,722に与えられ、12
ビツトづつの誤り訂正符号C0〜C23に変換され、４ビツ
トの各AD、DA変換器の比較的下位側に接続される。第６
図に示すような構成によると、もとのデータの32ビツト
の全てに誤り訂正符号を適用した場合に比較し、８ビツ
トのECC符号化複号化回路を２個、４ビツトのAD、DA変
換器を２個、アナログバスを構成する信号線を２本、そ
れぞれ節約できる。
第６図に示す実施例では、２個のECC符号化複号化回
路721,722を用いているが、例えば、その一方の回路を
パリテイの符号化複号化回路とする等、符号化複号化回
路の組合せは、任意に選択することができ、これらの符
号化複号化の種類と対応するビツトとの関係は、データ
バスのノイズ量や性質、及びコストとのかね合いで最も
効率のよくなるものを選択すればよい。この実施例によ
れば、限られたコストのもとで、最も効率よく、アナロ
グバスの信頼性を向上させることができる。
路721,722を用いているが、例えば、その一方の回路を
パリテイの符号化複号化回路とする等、符号化複号化回
路の組合せは、任意に選択することができ、これらの符
号化複号化の種類と対応するビツトとの関係は、データ
バスのノイズ量や性質、及びコストとのかね合いで最も
効率のよくなるものを選択すればよい。この実施例によ
れば、限られたコストのもとで、最も効率よく、アナロ
グバスの信頼性を向上させることができる。
以上説明したように、本発明によれば、デイジタルデ
ータ処理システムの内部バスを構成する信号線の本数を
減少させることができ、システムのコスト低減と信頼性
の向上を図ることができる。
ータ処理システムの内部バスを構成する信号線の本数を
減少させることができ、システムのコスト低減と信頼性
の向上を図ることができる。
【図面の簡単な説明】 第１図は本発明の一実施例を構成を示すブロツク図、第
２図は第１図の一部分の詳細な構成図、第３図は第１図
に示す実施例のより詳細な構成図、第４図は本発明の他
の実施例に適用されるデータ処理装置の構成を示す図、
第５図は本発明のさらに他の実施例に適用されるデータ
処理装置の構成を示す図、第６図は第５図の一部の詳細
を示す図である。 １……アナログアドレスバス、２……アナログデータバ
ス、３……アナログ制御バス、４……デイジタル制御バ
ス、10,60,70……データ処理装置、11……中央処理装置
（CPU）、12……DA変換器、13……AD、DA変換器、20…
…記憶装置、21,41……メモリ、22,42……AD変換器、30
……周辺制御装置、 31……入出力制御装置、50……クロツク発生器、61……
キヤツシユ制御回路、71……ECC符号化回路、72,721,72
2……ECC符号化複号化回路。
２図は第１図の一部分の詳細な構成図、第３図は第１図
に示す実施例のより詳細な構成図、第４図は本発明の他
の実施例に適用されるデータ処理装置の構成を示す図、
第５図は本発明のさらに他の実施例に適用されるデータ
処理装置の構成を示す図、第６図は第５図の一部の詳細
を示す図である。 １……アナログアドレスバス、２……アナログデータバ
ス、３……アナログ制御バス、４……デイジタル制御バ
ス、10,60,70……データ処理装置、11……中央処理装置
（CPU）、12……DA変換器、13……AD、DA変換器、20…
…記憶装置、21,41……メモリ、22,42……AD変換器、30
……周辺制御装置、 31……入出力制御装置、50……クロツク発生器、61……
キヤツシユ制御回路、71……ECC符号化回路、72,721,72
2……ECC符号化複号化回路。
Claims (10)
- 【請求項１】情報転送のためのバス接続方式において、
転送すべきｎビットの２進情報を転送するｍ本の多値レ
ベル信号線からなるアナログバスと、該アナログバスの
両端に接続された少なくとも２つの構成要素とを有し、
これらの構成要素のそれぞれは、ｎビットの２進情報と
ｍ個の多値レベル信号との間で、相互に情報の変換を行
う機能を持ち、ｎビットの２進情報をｍ個の多値レベル
信号に変換する際、前記ｎビットの２進情報の一部に誤
り検出訂正のためのｐ（ｍ＜ｎ＋ｐ）ビットの情報を付
加し、これらの誤り検出訂正符号化された２進情報を下
位ビット側に配列して多値レベル信号に変換し、前記ア
ナログバスを介して転送することを特徴とするバス接続
方式。 - 【請求項２】前記２つの構成要素のそれぞれは、プログ
ラムやデータを記憶する記憶装置と、該メモリをアクセ
スして処理を進めるプロセッサとであることを特徴とす
る特許請求の範囲第１項記載のバス接続方式。 - 【請求項３】前記アナログバスは、アナログデータバス
であり、前記ｎビットの２進情報は、バスを介して転送
されるデータであることを特徴とする特許請求の範囲第
１項記載のバス接続方式。 - 【請求項４】前記アナログデータバスの他に、アドレス
情報を多値レベル信号により転送するアナログアドレス
バスを有することを特徴とする特許請求の範囲第３項記
載のバス接続方式。 - 【請求項５】前記アナログデータバス、アナログアドレ
スバスの他に、アナログ制御バスを有し、制御情報の一
部を多値レベル信号により前記アナログ制御バスにより
転送し、制御情報の残りの部分をディジタル情報のまま
で転送することを特徴とする特許請求の範囲第４項記載
のバス接続方式。 - 【請求項６】前記アナログバスを介してｍビットの２進
情報をそのままディジタル情報として転送することを可
能としたことを特徴とする特許請求の範囲第１項ないし
第５項のうちいずれか１項記載のバス接続方式。 - 【請求項７】情報転送のためのバス接続方式において、
転送すべきｎビットの２進情報を転送するｍ（ｍ＜ｎ）
本の多値レベル信号線からなるアナログデータバスと、
制御信号を転送するアナログ制御バス及びディジタル制
御バスと、前記アナログデータバスの両端に接続された
少なくとも２つの構成要素とを有し、これらの構成要素
のそれぞれは、ｎビットの２進情報とｍ個の多値レベル
信号との間で、相互に情報の変換を行う機能を持ち、前
記２つの構成要素間で前記アナログデータバスを介して
ｎビットの２進情報を双方向転送し、前記制御信号は、
ステート制御信号とタイミング信号とであり、前記ステ
ート制御信号は、多値情報に変換されて前記アナログ制
御バスに転送され、前記タイミング信号は、ディジタル
信号のまま前記ディジタル制御バスに転送されて、前記
アナログデータバス上を転送される２進情報の双方向転
送を制御することを特徴とするバス接続方式。 - 【請求項８】前記２つの構成要素のそれぞれは、プログ
ラムやデータを記憶する記憶装置と、該メモリをアクセ
スして処理を進めるプロセッサとであることを特徴とす
る特許請求の範囲第７項記載のバス接続方式。 - 【請求項９】前記アナログデータバス、アナログ制御バ
ス及びディジタル制御バスの他に、アドレス情報を多値
レベル信号により転送するアナログアドレスバスを有す
ることを特徴とする特許請求の範囲第７項または第８項
記載のバス接続方式。 - 【請求項１０】前記アナログデータバスを介してｍビッ
トの２進情報をそのままディジタル情報として転送する
ことを可能としたことを特徴とする特許請求の範囲第７
項、第８項または第９項記載のバス接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168758A JP2582077B2 (ja) | 1987-07-08 | 1987-07-08 | バス接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168758A JP2582077B2 (ja) | 1987-07-08 | 1987-07-08 | バス接続方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6414631A JPS6414631A (en) | 1989-01-18 |
| JP2582077B2 true JP2582077B2 (ja) | 1997-02-19 |
Family
ID=15873888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62168758A Expired - Fee Related JP2582077B2 (ja) | 1987-07-08 | 1987-07-08 | バス接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582077B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3724215B2 (ja) | 1997-11-10 | 2005-12-07 | 富士ゼロックス株式会社 | 光信号伝送装置および信号処理装置 |
| JP3651221B2 (ja) | 1998-01-09 | 2005-05-25 | 富士ゼロックス株式会社 | 光バスシステムおよび信号処理装置 |
| KR100277031B1 (ko) | 1998-02-25 | 2001-01-15 | 구본준 | 중첩 변조 방법 및 장치 |
| KR100293523B1 (ko) | 1998-02-25 | 2001-09-17 | 구본준, 론 위라하디락사 | 액정표시장치 |
| JP2000047768A (ja) | 1998-07-31 | 2000-02-18 | Mitsubishi Electric Corp | 多値論理デバイス、バスシステム及びネットワークシステム |
| US6697420B1 (en) * | 1999-05-25 | 2004-02-24 | Intel Corporation | Symbol-based signaling for an electromagnetically-coupled bus system |
| DE10066029B4 (de) * | 2000-08-23 | 2005-11-10 | Infineon Technologies Ag | Analog/Digital-Wandler |
| JP5120612B2 (ja) * | 2006-12-14 | 2013-01-16 | セイコーエプソン株式会社 | 多値信号バス、多値入力インタフェース、情報処理装置及び多値信号バスの形成方法 |
| JP2008306840A (ja) * | 2007-06-07 | 2008-12-18 | Konica Minolta Holdings Inc | 電源管理システム、電源管理システムの制御方法 |
| JPWO2009084107A1 (ja) * | 2007-12-28 | 2011-05-12 | 東芝ストレージデバイス株式会社 | 情報処理装置、情報処理装置のアクセス方法及び同方法をコンピュータに実行させるためのプログラム |
| JP2010061723A (ja) * | 2008-09-02 | 2010-03-18 | Toppan Printing Co Ltd | 半導体メモリー装置 |
| KR101813182B1 (ko) * | 2011-11-16 | 2017-12-29 | 삼성전자주식회사 | 비휘발성 메모리 소자를 포함하는 다치 논리 장치 |
| JP2017047816A (ja) * | 2015-09-03 | 2017-03-09 | 株式会社デンソー | 入力データ処理システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631428A (en) * | 1984-10-26 | 1986-12-23 | International Business Machines Corporation | Communication interface connecting binary logic unit through a trinary logic transmission channel |
| US4622670A (en) * | 1984-12-10 | 1986-11-11 | At&T Bell Laboratories | Error-correction coding for multilevel transmission system |
-
1987
- 1987-07-08 JP JP62168758A patent/JP2582077B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6414631A (en) | 1989-01-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |