JP3596798B2 - ２ビット／４ビット・エンコーダを持つレジスタ・ファイル・アレイ - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、情報処理システムに関し、特に情報処理システムで情報を格納または出力するメモリ・アレイに関する。
【０００２】
【従来の技術】
代表的な情報処理システムの設計では、情報処理システムで情報を格納または出力するために様々なタイプのメモリ・アレイを使用する必要がある。例えば情報処理システムで用いられるメモリ・アレイの１タイプはレジスタ・ファイル・アレイである。
【０００３】
従来のメモリ・アレイまたはレジスタ・ファイル・アレイは、２進ロジック形式、つまり特別な形式にエンコードされていない形式の入力と出力を利用する。これら従来のメモリ・アレイは特別にエンコードされた形式を出力しない。
【０００４】
情報処理システム内で使用するためのエンコード方式は、全体の電力消費を抑え、ノイズ・マージンを上げるために開発されている。特に２ビットを４ビットにマップするエンコード法が開発されているが、これは、どの時間についても４ビットのうち１つだけが”オン”または高状態（論理”０”ではなく論理”１”）である。このエンコード法は２Ｂエンコーディングと呼ばれ、エンコードされた情報は２Ｂエンコード形式（フォーマット）にされていると呼ばれる。
【０００５】
求められるのは、２Ｂエンコード形式で情報を出力するメモリ・アレイまたはレジスタ・ファイル・アレイである。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、２Ｂ形式でエンコードされた情報の２進ロジック・ビットを格納または出力するレジスタ・ファイル・アレイを提供することである。
【０００７】
【課題を解決するための手段】
本発明は、情報の２進ロジック・ビットを格納または出力するメモリ・セルと、１組の２進ロジック・ビットを、エンコードされたセットのうち１ビットだけが所定のロジック状態を持つ、対応するエンコードされたセットにエンコードする回路を含むメモリ・アレイを対象にしている。
【０００８】
本発明はまた、情報の２進ロジック・ビットを格納または出力するメモリ・セルと、１組の２進ロジック・ビットを、エンコードされたセットのうち１ビットだけが所定のロジック状態を持つ、対応するエンコードされたセットにエンコードする回路を含む情報処理システムを対象にしている。
【０００９】
本発明の主な利点は、情報を２Ｂエンコード形式で出力するメモリ・アレイまたはレジスタ・ファイル・アレイを実現できることである。本発明の目的は、メモリ・アレイのメモリ・アクセス時間を大幅に増やすことなく達成される。
【００１０】
【発明の実施の形態】
一般的に本発明は、情報の２進ロジック・ビットを格納または出力するメモリ・アレイを提供する。本発明のメモリ・アレイは、特に格納された情報を２Ｂエンコード形式で出力するよう設計された回路を含む。
【００１１】
図１を参照する。本発明を実現するための代表的なハードウェア環境が示してある。これは本発明に従ったコンピュータまたは情報処理システムの典型的なハードウェア構成であり、少なくとも１つのＣＰＵ（中央処理装置）１０を含む、ＣＰＵ１０はシステム・バス１２を介してＲＡＭ（ランダム・アクセス・メモリ）１４、ＲＯＭ（読取り専用メモリ）１６、及びディスク装置２０、テープ・ドライブ４０等の周辺装置をバス１２に接続するＩ／Ｏ（入力／出力）アダプタ１８、キーボード２４、ボタン１７を持つマウス２６、スピーカ２８、マイク３２、その他タッチ・スクリーン装置（図示なし）等のインタフェース装置をバス１２に接続するユーザ・インタフェース・アダプタ２２、情報処理システムをデータ処理ネットワークに接続する通信アダプタ３４、及びバス１２を表示装置３８に接続するディスプレイ・アダプタ３６と相互接続される。
【００１２】
本発明は、好適にはＣＰＵ１０の一部として実現される。具体的には、本発明のメモリ・アレイは、図２に示したエンコーディング法に従ってエンコードされた情報を出力するよう設計される。
【００１３】
図２を参照する。２Ｂエンコーディングと呼ばれる２ビットから４ビットへのエンコーディング法が示してある。ここでＷＤ０とＷＤ１の２つのビットを持つ信号の形の情報は、Ａ０、Ａ１、Ａ２及びＡ４の４ビットを持つ信号にエンコードされる。図２は本発明を説明する例を１つしか示していない。２に等しいまたはより大きい任意個数のビットを持つ信号が本発明に利用できることは理解されよう。
【００１４】
図３を参照する。本発明に従ったメモリ・アレイ１０が示してある。メモリ・アレイ１０は複数のメモリ要素１１を含む。要素１１は出力ＲＤ０、ＲＤ１、ＲＤ２及びＲＤ３に動作可能に接続される。図３に示しているのは、代表的なＮ＋１のメモリ要素１１として、メモリ要素１１．０と１１．１だけであるが、Ｎ＋１の値の大きいこの要素をアレイ１０に追加できること、また次の説明はＮ＋１の要素１１．０、１１．１、．．．、１１．Ｎにほぼ適用できることは理解されよう。
【００１５】
このメモリ要素は第１書込みポート１２を含む。書込みポート１２は１つのデータ・ビットＷＤ０がメモリ・セルまたは記憶素子１４に書込まれまたは格納されるようにする書込みイネーブル入力ＷＥ０を含む。書込みポート１２では、書込みイネーブル入力ＷＥ０が高状態またはロジック１状態のとき、データ・ビットＷＤ０とその補数ＷＤ０バーをメモリ・セル１４に引き渡すまたは入力することができる。なお、信号の補数形は、信号名に「バー」を付けて表すことにする。メモリ要素１１は、更に書込みイネーブル入力ＷＥ１とデータ・ビット入力ＷＤ１を持つ第２書込みポート１６を含む。書込みポート１６の出力ＷＤ１とＷＤ１バーは第２メモリ・セルまたは記憶素子１８に渡され格納される。第２書込みポート１６では、書込みイネーブル入力ＷＥ１が高状態またはロジック１状態のとき、データ・ビットＷＤ１が第２メモリ・セル１８に格納されるかまたは渡される。メモリ要素１１は更に、メモリ・セル１４及び１８の２進ロジック・ビットにアクセスする読取りアクセス・ポート２０を含む。
【００１６】
読取りアクセス・ポート２０は、入力ビットＡ０、Ａ１、Ａ２、Ａ３の出力ＲＤ０、ＲＤ１、ＲＤ２及びＲＤ３への引き渡しまたは転送を制御する読取りイネーブル入力ＲＥを含む。読取りアクセス・ポート２０への読取りイネーブル入力ＲＥが高、アクティブ、またはロジック１状態のとき、読取りアクセス・ポート２０の出力ＲＤ０乃至ＲＤ３は読取りアクセス・ポート２０の入力Ａ０乃至Ａ３を読取り、入力Ａ０乃至Ａ３は出力ＲＤ０乃至ＲＤ３に転送または渡される。読取りイネーブル入力が高、アクティブ、またはロジック１状態にセットされてから、入力Ａ０乃至Ａ３が出力ＲＤ０乃至ＲＤ３に現れるまでの時間は、メモリ・アクセス時間と呼ばれる。
【００１７】
本発明に従って、読取りアクセス・ポート２０から出力される情報ＲＤ０乃至ＲＤ３は２Ｂエンコード形式にする必要がある。この条件を満たすため、本発明はメモリ・セル１４及び１８の出力及び読取りアクセス・ポート２０の入力Ａ０乃至Ａ３に接続された２ビットから４ビットへのエンコーダ（２Ｂエンコーダ）２２を提供する。エンコーダ２２には入力ビットとしてＷＤ０、ＷＤ０バー、ＷＤ１、ＷＤ１バー及び出力ビットとしてＡ０、Ａ１、Ａ２及びＡ３がある。エンコーダ２２はビットＷＤ０、ＷＤ１をビットＡ０、Ａ１、Ａ２及びＡ３に、図２に示したエンコーディング法に従ってマップする。例えばビットＷＤ０とＷＤ１が０ビットのとき、ビットＡ３、Ａ２及びＡ１は０、ビットＡ０は１になる。
【００１８】
エンコーダ２２．０、２２．１等は、各読取りポート２０．０、２０．１等に関連した記憶素子の間に挟まれるので、メモリ・セル１４及び１８に格納された２進ロジック・ビットＷＤ０、ＷＤ１は、読取りポート２０のいずれのアクセスからも独立して、２Ｂ形式のビットＡ０乃至Ａ３にエンコードされる。従って、読取りポート２０のアクセスが読取りイネーブル入力ＲＥによってトリガされたとき、記憶素子１４及び１８のデータはすでにエンコーダ２２によってエンコードされており、メモリ・アクセス時間の間、２進形式から２Ｂエンコード形式への変換に遅れは加わらない。
【００１９】
メモリ・セルは２つしか示していないが、本発明は任意個数のメモリ・セル、書込みポート、読取りポート、または２ビット／４ビット・エンコーダに適用できることは理解されよう。また図３に関連して説明している実施例は、本発明の好適な実施例であるが、メモリ・アレイは２Ｂエンコード形式の情報の出力を、メモリ・アレイのメモリ・アクセス時間を大幅に増やすことなく提供することも理解されよう。
【００２０】
図４を参照する。メモリ・アレイ１００の回路の別の構成が示してある。図４の典型的なメモリ要素１１０は、図３のメモリ要素１１と同じ入力、つまりＷＥ０、ＷＥ１、ＷＤ０、ＷＤ１、ＲＥ及び出力ＲＤ０乃至ＲＤ３を持つ。第１書込みポート１１２、第１メモリ・セル１１４、第２書込みポート１１６、及び第２メモリ・セル１１８は、データ・ビットＷＤ０とＷＤ１を読取りアクセス・ポート１２０に、読取りアクセス・ポート１２０への入力として渡す。ここでデータ・ビットＷＤ０とＷＤ１の補数は必要ないことに注意されたい。というのはデータ・ビットは２ビット／４ビット・エンコーダに直接入力されずに、代わりに読取りアクセス・ポート１２０に直接入力されるからである。読取りアクセス・ポート１２０の出力はビットＸ及びＹである。図４の読取りアクセス・ポート１２０は、図３の読取りアクセス・ポート２０と同じように、読取りイネーブル入力ＲＥによって制御される。
【００２１】
有効な読取りポート２０．０、２０．１等からの出力ビットＸ及びＹはシングル・レールからデュアル・レールへのコンバータ１２１に入力される。シングル・レール／デュアル・レール・コンバータ１２１の出力は、ビットＸ及びＹの真数と補数、言い換えるとビットＸ、Ｘバー、Ｙ及びＹバーである。ビットＸ、Ｘバー、Ｙ及びＹバーは２ビット／４ビット・エンコーダまたは２Ｂエンコーダ１２２に入力され、エンコーダ１２２の出力は、２Ｂ形式にエンコードされたビットＲＤ０乃至ＲＤ３である。
【００２２】
メモリ・アレイ１００のこのもう１つの回路では、エンコーダ１２２は１つしか必要ない。通常これは利点と考えられる。というのはレイアウト・スペース、電力、素子数等が節約されるからである。しかしメモリ・アレイ１００の回路では、メモリ・アクセス時間は大幅に増加する。これは、読取りイネーブル入力が高またはアクティブになって、２Ｂエンコード形式のビットＲＤ０乃至ＲＤ３にアクセスが与えられた後に、シングル・レール／デュアル・レール・コンバータ１２１とエンコーダ１２２によって生じる遅延のためである。従って、図３のメモリ・アレイ１０の回路が望ましい。更にエンコーダ２２から出力される４ビットのうち、任意の一時点で高状態またはオン状態（つまりロジック１）になるのは１つだけであり、これにより、エンコーダ数の増加に伴う電力の増加が緩和されることに注意されたい。
【００２３】
図５は、メモリ要素の回路が詳しく示したものである。ＦＥＴはＰＦＥＴである。
【図面の簡単な説明】
【図１】本発明を具体化した情報処理システムの図である。
【図２】本発明に用いられる２ビットから４ビットへのエンコード法を示す図である。
【図３】本発明のメモリ・アレイの好適な実施例を示すブロック図である。
【図４】他のメモリ・アレイを示すブロック図である。
【図５】図３のメモリ・アレイのメモリ要素の詳細を示す図である。
【符号の説明】
１０ 中央処理装置（ＣＰＵ）
１１ メモリ要素
１２ システム・バス
１４ ＲＡＭ（ランダム・アクセス・メモリ）
１６ ＲＯＭ（読取り専用メモリ）
１７ ボタン
１８ Ｉ／Ｏ（入力／出力）アダプタ
２０ ディスク装置
２２ ユーザ・インタフェース、エンコーダ
２４ キーボード
２６ マウス
２８ スピーカ
３２ マイク
３４ 通信アダプタ
３６ ディスプレイ・アダプタ
３８ 表示装置
４０ テープ・ドライバ
１００ メモリ・アレイ
１１０ メモリ要素
１１２ 第１書込みポート
１１４ 第１メモリ・セル
１１６ 第２書込みポート
１１８ 第２メモリ・セル
１２０ 読取りアクセス・ポート
１２１ コンバータ
１２２ ２Ｂエンコーダ
【発明の属する技術分野】
本発明は、情報処理システムに関し、特に情報処理システムで情報を格納または出力するメモリ・アレイに関する。
【０００２】
【従来の技術】
代表的な情報処理システムの設計では、情報処理システムで情報を格納または出力するために様々なタイプのメモリ・アレイを使用する必要がある。例えば情報処理システムで用いられるメモリ・アレイの１タイプはレジスタ・ファイル・アレイである。
【０００３】
従来のメモリ・アレイまたはレジスタ・ファイル・アレイは、２進ロジック形式、つまり特別な形式にエンコードされていない形式の入力と出力を利用する。これら従来のメモリ・アレイは特別にエンコードされた形式を出力しない。
【０００４】
情報処理システム内で使用するためのエンコード方式は、全体の電力消費を抑え、ノイズ・マージンを上げるために開発されている。特に２ビットを４ビットにマップするエンコード法が開発されているが、これは、どの時間についても４ビットのうち１つだけが”オン”または高状態（論理”０”ではなく論理”１”）である。このエンコード法は２Ｂエンコーディングと呼ばれ、エンコードされた情報は２Ｂエンコード形式（フォーマット）にされていると呼ばれる。
【０００５】
求められるのは、２Ｂエンコード形式で情報を出力するメモリ・アレイまたはレジスタ・ファイル・アレイである。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、２Ｂ形式でエンコードされた情報の２進ロジック・ビットを格納または出力するレジスタ・ファイル・アレイを提供することである。
【０００７】
【課題を解決するための手段】
本発明は、情報の２進ロジック・ビットを格納または出力するメモリ・セルと、１組の２進ロジック・ビットを、エンコードされたセットのうち１ビットだけが所定のロジック状態を持つ、対応するエンコードされたセットにエンコードする回路を含むメモリ・アレイを対象にしている。
【０００８】
本発明はまた、情報の２進ロジック・ビットを格納または出力するメモリ・セルと、１組の２進ロジック・ビットを、エンコードされたセットのうち１ビットだけが所定のロジック状態を持つ、対応するエンコードされたセットにエンコードする回路を含む情報処理システムを対象にしている。
【０００９】
本発明の主な利点は、情報を２Ｂエンコード形式で出力するメモリ・アレイまたはレジスタ・ファイル・アレイを実現できることである。本発明の目的は、メモリ・アレイのメモリ・アクセス時間を大幅に増やすことなく達成される。
【００１０】
【発明の実施の形態】
一般的に本発明は、情報の２進ロジック・ビットを格納または出力するメモリ・アレイを提供する。本発明のメモリ・アレイは、特に格納された情報を２Ｂエンコード形式で出力するよう設計された回路を含む。
【００１１】
図１を参照する。本発明を実現するための代表的なハードウェア環境が示してある。これは本発明に従ったコンピュータまたは情報処理システムの典型的なハードウェア構成であり、少なくとも１つのＣＰＵ（中央処理装置）１０を含む、ＣＰＵ１０はシステム・バス１２を介してＲＡＭ（ランダム・アクセス・メモリ）１４、ＲＯＭ（読取り専用メモリ）１６、及びディスク装置２０、テープ・ドライブ４０等の周辺装置をバス１２に接続するＩ／Ｏ（入力／出力）アダプタ１８、キーボード２４、ボタン１７を持つマウス２６、スピーカ２８、マイク３２、その他タッチ・スクリーン装置（図示なし）等のインタフェース装置をバス１２に接続するユーザ・インタフェース・アダプタ２２、情報処理システムをデータ処理ネットワークに接続する通信アダプタ３４、及びバス１２を表示装置３８に接続するディスプレイ・アダプタ３６と相互接続される。
【００１２】
本発明は、好適にはＣＰＵ１０の一部として実現される。具体的には、本発明のメモリ・アレイは、図２に示したエンコーディング法に従ってエンコードされた情報を出力するよう設計される。
【００１３】
図２を参照する。２Ｂエンコーディングと呼ばれる２ビットから４ビットへのエンコーディング法が示してある。ここでＷＤ０とＷＤ１の２つのビットを持つ信号の形の情報は、Ａ０、Ａ１、Ａ２及びＡ４の４ビットを持つ信号にエンコードされる。図２は本発明を説明する例を１つしか示していない。２に等しいまたはより大きい任意個数のビットを持つ信号が本発明に利用できることは理解されよう。
【００１４】
図３を参照する。本発明に従ったメモリ・アレイ１０が示してある。メモリ・アレイ１０は複数のメモリ要素１１を含む。要素１１は出力ＲＤ０、ＲＤ１、ＲＤ２及びＲＤ３に動作可能に接続される。図３に示しているのは、代表的なＮ＋１のメモリ要素１１として、メモリ要素１１．０と１１．１だけであるが、Ｎ＋１の値の大きいこの要素をアレイ１０に追加できること、また次の説明はＮ＋１の要素１１．０、１１．１、．．．、１１．Ｎにほぼ適用できることは理解されよう。
【００１５】
このメモリ要素は第１書込みポート１２を含む。書込みポート１２は１つのデータ・ビットＷＤ０がメモリ・セルまたは記憶素子１４に書込まれまたは格納されるようにする書込みイネーブル入力ＷＥ０を含む。書込みポート１２では、書込みイネーブル入力ＷＥ０が高状態またはロジック１状態のとき、データ・ビットＷＤ０とその補数ＷＤ０バーをメモリ・セル１４に引き渡すまたは入力することができる。なお、信号の補数形は、信号名に「バー」を付けて表すことにする。メモリ要素１１は、更に書込みイネーブル入力ＷＥ１とデータ・ビット入力ＷＤ１を持つ第２書込みポート１６を含む。書込みポート１６の出力ＷＤ１とＷＤ１バーは第２メモリ・セルまたは記憶素子１８に渡され格納される。第２書込みポート１６では、書込みイネーブル入力ＷＥ１が高状態またはロジック１状態のとき、データ・ビットＷＤ１が第２メモリ・セル１８に格納されるかまたは渡される。メモリ要素１１は更に、メモリ・セル１４及び１８の２進ロジック・ビットにアクセスする読取りアクセス・ポート２０を含む。
【００１６】
読取りアクセス・ポート２０は、入力ビットＡ０、Ａ１、Ａ２、Ａ３の出力ＲＤ０、ＲＤ１、ＲＤ２及びＲＤ３への引き渡しまたは転送を制御する読取りイネーブル入力ＲＥを含む。読取りアクセス・ポート２０への読取りイネーブル入力ＲＥが高、アクティブ、またはロジック１状態のとき、読取りアクセス・ポート２０の出力ＲＤ０乃至ＲＤ３は読取りアクセス・ポート２０の入力Ａ０乃至Ａ３を読取り、入力Ａ０乃至Ａ３は出力ＲＤ０乃至ＲＤ３に転送または渡される。読取りイネーブル入力が高、アクティブ、またはロジック１状態にセットされてから、入力Ａ０乃至Ａ３が出力ＲＤ０乃至ＲＤ３に現れるまでの時間は、メモリ・アクセス時間と呼ばれる。
【００１７】
本発明に従って、読取りアクセス・ポート２０から出力される情報ＲＤ０乃至ＲＤ３は２Ｂエンコード形式にする必要がある。この条件を満たすため、本発明はメモリ・セル１４及び１８の出力及び読取りアクセス・ポート２０の入力Ａ０乃至Ａ３に接続された２ビットから４ビットへのエンコーダ（２Ｂエンコーダ）２２を提供する。エンコーダ２２には入力ビットとしてＷＤ０、ＷＤ０バー、ＷＤ１、ＷＤ１バー及び出力ビットとしてＡ０、Ａ１、Ａ２及びＡ３がある。エンコーダ２２はビットＷＤ０、ＷＤ１をビットＡ０、Ａ１、Ａ２及びＡ３に、図２に示したエンコーディング法に従ってマップする。例えばビットＷＤ０とＷＤ１が０ビットのとき、ビットＡ３、Ａ２及びＡ１は０、ビットＡ０は１になる。
【００１８】
エンコーダ２２．０、２２．１等は、各読取りポート２０．０、２０．１等に関連した記憶素子の間に挟まれるので、メモリ・セル１４及び１８に格納された２進ロジック・ビットＷＤ０、ＷＤ１は、読取りポート２０のいずれのアクセスからも独立して、２Ｂ形式のビットＡ０乃至Ａ３にエンコードされる。従って、読取りポート２０のアクセスが読取りイネーブル入力ＲＥによってトリガされたとき、記憶素子１４及び１８のデータはすでにエンコーダ２２によってエンコードされており、メモリ・アクセス時間の間、２進形式から２Ｂエンコード形式への変換に遅れは加わらない。
【００１９】
メモリ・セルは２つしか示していないが、本発明は任意個数のメモリ・セル、書込みポート、読取りポート、または２ビット／４ビット・エンコーダに適用できることは理解されよう。また図３に関連して説明している実施例は、本発明の好適な実施例であるが、メモリ・アレイは２Ｂエンコード形式の情報の出力を、メモリ・アレイのメモリ・アクセス時間を大幅に増やすことなく提供することも理解されよう。
【００２０】
図４を参照する。メモリ・アレイ１００の回路の別の構成が示してある。図４の典型的なメモリ要素１１０は、図３のメモリ要素１１と同じ入力、つまりＷＥ０、ＷＥ１、ＷＤ０、ＷＤ１、ＲＥ及び出力ＲＤ０乃至ＲＤ３を持つ。第１書込みポート１１２、第１メモリ・セル１１４、第２書込みポート１１６、及び第２メモリ・セル１１８は、データ・ビットＷＤ０とＷＤ１を読取りアクセス・ポート１２０に、読取りアクセス・ポート１２０への入力として渡す。ここでデータ・ビットＷＤ０とＷＤ１の補数は必要ないことに注意されたい。というのはデータ・ビットは２ビット／４ビット・エンコーダに直接入力されずに、代わりに読取りアクセス・ポート１２０に直接入力されるからである。読取りアクセス・ポート１２０の出力はビットＸ及びＹである。図４の読取りアクセス・ポート１２０は、図３の読取りアクセス・ポート２０と同じように、読取りイネーブル入力ＲＥによって制御される。
【００２１】
有効な読取りポート２０．０、２０．１等からの出力ビットＸ及びＹはシングル・レールからデュアル・レールへのコンバータ１２１に入力される。シングル・レール／デュアル・レール・コンバータ１２１の出力は、ビットＸ及びＹの真数と補数、言い換えるとビットＸ、Ｘバー、Ｙ及びＹバーである。ビットＸ、Ｘバー、Ｙ及びＹバーは２ビット／４ビット・エンコーダまたは２Ｂエンコーダ１２２に入力され、エンコーダ１２２の出力は、２Ｂ形式にエンコードされたビットＲＤ０乃至ＲＤ３である。
【００２２】
メモリ・アレイ１００のこのもう１つの回路では、エンコーダ１２２は１つしか必要ない。通常これは利点と考えられる。というのはレイアウト・スペース、電力、素子数等が節約されるからである。しかしメモリ・アレイ１００の回路では、メモリ・アクセス時間は大幅に増加する。これは、読取りイネーブル入力が高またはアクティブになって、２Ｂエンコード形式のビットＲＤ０乃至ＲＤ３にアクセスが与えられた後に、シングル・レール／デュアル・レール・コンバータ１２１とエンコーダ１２２によって生じる遅延のためである。従って、図３のメモリ・アレイ１０の回路が望ましい。更にエンコーダ２２から出力される４ビットのうち、任意の一時点で高状態またはオン状態（つまりロジック１）になるのは１つだけであり、これにより、エンコーダ数の増加に伴う電力の増加が緩和されることに注意されたい。
【００２３】
図５は、メモリ要素の回路が詳しく示したものである。ＦＥＴはＰＦＥＴである。
【図面の簡単な説明】
【図１】本発明を具体化した情報処理システムの図である。
【図２】本発明に用いられる２ビットから４ビットへのエンコード法を示す図である。
【図３】本発明のメモリ・アレイの好適な実施例を示すブロック図である。
【図４】他のメモリ・アレイを示すブロック図である。
【図５】図３のメモリ・アレイのメモリ要素の詳細を示す図である。
【符号の説明】
１０ 中央処理装置（ＣＰＵ）
１１ メモリ要素
１２ システム・バス
１４ ＲＡＭ（ランダム・アクセス・メモリ）
１６ ＲＯＭ（読取り専用メモリ）
１７ ボタン
１８ Ｉ／Ｏ（入力／出力）アダプタ
２０ ディスク装置
２２ ユーザ・インタフェース、エンコーダ
２４ キーボード
２６ マウス
２８ スピーカ
３２ マイク
３４ 通信アダプタ
３６ ディスプレイ・アダプタ
３８ 表示装置
４０ テープ・ドライバ
１００ メモリ・アレイ
１１０ メモリ要素
１１２ 第１書込みポート
１１４ 第１メモリ・セル
１１６ 第２書込みポート
１１８ 第２メモリ・セル
１２０ 読取りアクセス・ポート
１２１ コンバータ
１２２ ２Ｂエンコーダ
Claims (5)
- 情報の２進ロジック・ビットを格納または出力する１組のメモリ・セルと、
前記１組のメモリセルに入力された１組の前記２進ロジック・ビットを、同期させて２ビットから４ビットへ１ビットだけが所定のロジック状態を持つ対応するエンコードされたセットにエンコードする手段と、
前記メモリ・セルの前記２進ロジック・ビットにアクセスする読取りアクセス手段と、
前記メモリ・セルに接続され、前記読取りアクセス手段によってアクセスされる前記２進ロジック・ビットを出力する出力手段と、を含み、
前記エンコード手段は、前記出力手段と前記読取りアクセス手段との間に接続され、前記２進ロジック・ビットは、前記読取りアクセス手段によってアクセスされる前に前記エンコード手段によってエンコードされる、
２ビット／４ビット・エンコードを実行するメモリ・アレイ。 - 前記エンコード手段は、１組の２進ロジック・ビットを２ビットのセットにグループ分けする手段と、前記２ビットのセットを１つだけがオン状態である、対応するエンコードされた４ビットのセットにエンコードする手段とを含む、請求項１記載のメモリ・アレイ。
- 前記出力手段は、前記読取りアクセス手段によってアクセスされる前記２進ロジック・ビットの真数及び補数を出力する手段を含む、請求項１記載のメモリ・アレイ。
- 情報の２進ロジック・ビットを格納または出力する１組のメモリ・セルと、
前記１組のメモリセルに入力された１組の前記２進ロジック・ビットを、同期させて２ビットから４ビットへ１ビットだけが所定のロジック状態を持つ対応するエンコードされたセットにエンコードする手段と、
前記メモリ・セルの前記２進ロジック・ビットにアクセスする読取りアクセス手段と、
前記メモリ・セルに接続され、前記読取りアクセス手段によってアクセスされる前記２進ロジック・ビットを出力する出力手段と、を含み、
前記エンコード手段は、前記出力手段と前記読取りアクセス手段との間に接続され、前記２進ロジック・ビットは、前記読取りアクセス手段によってアクセスされる前に前記エンコード手段によってエンコードされる、
２ビット／４ビット・エンコードを実行する情報処理システム。 - 前記エンコード手段は、１組の２進ロジック・ビットを２ビットのセットにグループ分けする手段と、前記２ビットのセットを１つだけがオン状態である、対応するエンコードされた４つのロジック・ビットのセットにエンコードする手段とを含む、請求項４記載の情報処理システム。
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