JPH04362759A - 中央処理装置 - Google Patents
中央処理装置Info
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- JPH04362759A JPH04362759A JP3137811A JP13781191A JPH04362759A JP H04362759 A JPH04362759 A JP H04362759A JP 3137811 A JP3137811 A JP 3137811A JP 13781191 A JP13781191 A JP 13781191A JP H04362759 A JPH04362759 A JP H04362759A
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Links
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- 230000007423 decrease Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/06—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being a positive integer different from two
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データバス、アドレス
バス及びコントロールバスを有する電子計算装置の中央
処理装置（ＣＰＵ）に関するものである。
バス及びコントロールバスを有する電子計算装置の中央
処理装置（ＣＰＵ）に関するものである。
【０００２】
【従来の技術】ＣＰＵの高性能化に伴い、そのビット長
はますます拡大してきており、その結果、データバスお
よびアドレスバスを構成する信号線の数、従ってバス幅
が一段と増大している。しかしＣＰＵのバス幅は、ＣＰ
Ｕの小型化や信頼性の向上のためには、できるだけ狭い
ことが望ましい。
はますます拡大してきており、その結果、データバスお
よびアドレスバスを構成する信号線の数、従ってバス幅
が一段と増大している。しかしＣＰＵのバス幅は、ＣＰ
Ｕの小型化や信頼性の向上のためには、できるだけ狭い
ことが望ましい。
【０００３】
【発明が解決しようとする課題】従来、このバス幅を減
少させる唯一の方法は、時分割（タイムシェアリング）
方式を用いることであった。しかしこの時分割方式には
、信号の伝送速度、すなわちバス速度が低下するという
欠点がある。ＣＰＵバスのバス速度はシステム全体の高
速性などの性能を決定するため、この欠点は極めて重大
である。
少させる唯一の方法は、時分割（タイムシェアリング）
方式を用いることであった。しかしこの時分割方式には
、信号の伝送速度、すなわちバス速度が低下するという
欠点がある。ＣＰＵバスのバス速度はシステム全体の高
速性などの性能を決定するため、この欠点は極めて重大
である。
【０００４】本発明の目的は、このような問題を解決し
、バス速度を低下させることなくバス幅を削減すること
を可能にする中央処理装置を提供することにある。
、バス速度を低下させることなくバス幅を削減すること
を可能にする中央処理装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の前記目的は、演
算ユニットを含む２値論理回路と、該２値論理回路から
出力される２値データ、２値アドレス及び２値コントロ
ール信号をそれぞれｎ値データ（ｎは３以上の整数）、
ｎ値アドレス及びｎ値コントロール信号に変換して外部
に出力するとともに外部から受容するｎ値データを２値
データに変換して前記２値論理回路に供給する手段とを
備えたことを特徴とする中央処理装置によって達成され
る。
算ユニットを含む２値論理回路と、該２値論理回路から
出力される２値データ、２値アドレス及び２値コントロ
ール信号をそれぞれｎ値データ（ｎは３以上の整数）、
ｎ値アドレス及びｎ値コントロール信号に変換して外部
に出力するとともに外部から受容するｎ値データを２値
データに変換して前記２値論理回路に供給する手段とを
備えたことを特徴とする中央処理装置によって達成され
る。
【０００６】
【作用】２値演算回路から出力される２値データ及び２
値アドレスは変換手段によりｎ値データ及びｎ値アドレ
スに変換されてデータバスまたはアドレスバスに出力さ
れる。データバスを介して受容したｎ値データは変換手
段により２値データに変換され２値論理回路に出力され
る。
値アドレスは変換手段によりｎ値データ及びｎ値アドレ
スに変換されてデータバスまたはアドレスバスに出力さ
れる。データバスを介して受容したｎ値データは変換手
段により２値データに変換され２値論理回路に出力され
る。
【０００７】例えば、２値データ及び２値アドレスがそ
れぞれ６４ビットの信号であり、ｎが４である場合には
、６４ビットの２値信号は３２ビットの４値信号に変換
されるので、データバス及びアドレスバスを構成する信
号線の数を半分にすることができる。
れぞれ６４ビットの信号であり、ｎが４である場合には
、６４ビットの２値信号は３２ビットの４値信号に変換
されるので、データバス及びアドレスバスを構成する信
号線の数を半分にすることができる。
【０００８】
【実施例】次に本発明の実施例を詳細に説明する。図１
に本発明のＣＰＵの一例を示す。このＣＰＵ１は６４ビ
ットのＣＰＵであり、バイナリロジック回路２はＣＰＵ
としての従来の機能を果たすための回路である。ロジッ
ク回路２は、マイクロプログラム部２１、プログラムカ
ウンタ２２、演算ユニット２３、ならびにレジスタ群２
４等により構成されている。ロジック回路２には共に６
４本の信号線で構成された２値データバス３と２値アド
レスバス４とが接続されており、ロジック回路２はアド
レスバス４に６４ビットのアドレスを出力し、一方、デ
ータバス３を通じて６４ビットのデータを授受する。
に本発明のＣＰＵの一例を示す。このＣＰＵ１は６４ビ
ットのＣＰＵであり、バイナリロジック回路２はＣＰＵ
としての従来の機能を果たすための回路である。ロジッ
ク回路２は、マイクロプログラム部２１、プログラムカ
ウンタ２２、演算ユニット２３、ならびにレジスタ群２
４等により構成されている。ロジック回路２には共に６
４本の信号線で構成された２値データバス３と２値アド
レスバス４とが接続されており、ロジック回路２はアド
レスバス４に６４ビットのアドレスを出力し、一方、デ
ータバス３を通じて６４ビットのデータを授受する。
【０００９】双方向性の２値・４値変換回路５は、２値
データと４値データとの間の変換、および２値アドレス
の４値アドレスへの変換を行う回路である。すなわち、
２値データバス３から２値データが入力されると、変換
回路５はそれを４値データに変換して４値データバス６
に出力し、逆に４値データバス６から４値データが入力
されると、それを２値データに変換し、２値データバス
３に出力する。一方、２値アドレスバス４から２値アド
レスが入力されると、変換回路５はそれを４値アドレス
に変換し、４値アドレスバス７に出力する。４値データ
バス６および４値アドレスバス７は、２値データバス３
および２値アドレスバス４と同じ情報量の信号を伝送す
るが、各信号は４値論理で表されているので、バス６，
７を構成する信号線の数はそれぞれ３２本となっている
。
データと４値データとの間の変換、および２値アドレス
の４値アドレスへの変換を行う回路である。すなわち、
２値データバス３から２値データが入力されると、変換
回路５はそれを４値データに変換して４値データバス６
に出力し、逆に４値データバス６から４値データが入力
されると、それを２値データに変換し、２値データバス
３に出力する。一方、２値アドレスバス４から２値アド
レスが入力されると、変換回路５はそれを４値アドレス
に変換し、４値アドレスバス７に出力する。４値データ
バス６および４値アドレスバス７は、２値データバス３
および２値アドレスバス４と同じ情報量の信号を伝送す
るが、各信号は４値論理で表されているので、バス６，
７を構成する信号線の数はそれぞれ３２本となっている
。
【００１０】変換回路５におけるデータおよびアドレス
の変換についてさらに詳しく説明するため、まず多値論
理について説明する。多値論理変数ｘｋ （ｋ ＝１，
２，３，・・・ ）は次のように定義できる。
の変換についてさらに詳しく説明するため、まず多値論
理について説明する。多値論理変数ｘｋ （ｋ ＝１，
２，３，・・・ ）は次のように定義できる。
【００１１】
【数１】
【００１２】ここで記号∨は論理和を示し、また、（Ａ
≡Ｂ）はＡとＢとが等しいとき括弧内の値を１とし、Ａ
とＢとが異なるときは０とする演算子を表す。また、Ｎ
は多値の数を表す。
≡Ｂ）はＡとＢとが等しいとき括弧内の値を１とし、Ａ
とＢとが異なるときは０とする演算子を表す。また、Ｎ
は多値の数を表す。
【００１３】本実施例では４値論理を使っているので、
Ｎ＝４であり、ｘｋ およびこの否定はそれぞれ次のよ
うになる。
Ｎ＝４であり、ｘｋ およびこの否定はそれぞれ次のよ
うになる。
【００１４】
【数２】
【００１５】また、多値論理では次の関係式が常に成立
し、２値から４値への変換、あるいは４値から２値への
変換において利用することができる。
し、２値から４値への変換、あるいは４値から２値への
変換において利用することができる。
【００１６】
【数３】
【００１７】具体的には変換回路５は、２値データバス
３から６４ビットの２値データＤ０，Ｄ１ ，・・・
，Ｄ６３が与えられると、次式にもとづいて３２ビット
の４値データＤ´０ ，Ｄ´１ ，・・・ ，Ｄ´３１
を求め、４値データバス６に出力する。
３から６４ビットの２値データＤ０，Ｄ１ ，・・・
，Ｄ６３が与えられると、次式にもとづいて３２ビット
の４値データＤ´０ ，Ｄ´１ ，・・・ ，Ｄ´３１
を求め、４値データバス６に出力する。
【００１８】
【数４】
【００１９】変換回路５はこのような論理演算を行うた
め、図２に示すようなロジック回路を備えている。ただ
し図２には４値データＤ´０ を求めるためのロジック
回路のみを示した。実際には、他の４値データＤ´１
，・・・ ，Ｄ´３１をそれぞれ求めるための同様のロ
ジック回路を備えている。図２の回路について説明する
と、５０１は４値のオア回路、５０２，５０３は４値の
アンド回路である。アンド回路５０２，５０３の出力は
オア回路５０１の３つの入力のうちの２つにそれぞれ接
続され、アンド回路５０６の出力はオア回路５０１の残
りの一つの入力に接続されている。アンド回路５０６の
２つの入力にはそれぞれ２値データＤ０ ，Ｄ１ が入
力され、アンド回路５０４の一方の入力にはデータＤ０
が与えられ、他方の入力には反転回路５０７を介して
データＤ１ が与えられている。アンド回路５０５の一
方の入力にはデータＤ１ が与えられ、他方の入力には
反転回路５０８を介してデータＤ０ が与えられている
。アンド回路５０２の一方の入力には値１／３が与えら
れ、他方の入力にはアンド回路５０４の出力が接続され
ている。アンド回路５０３の一方の入力には値２／３が
与えられ、他方の入力にはアンド回路５０５の出力が接
続されている。なお、記号∧は論理積を、記号∨は論理
和をそれぞれ表している。
め、図２に示すようなロジック回路を備えている。ただ
し図２には４値データＤ´０ を求めるためのロジック
回路のみを示した。実際には、他の４値データＤ´１
，・・・ ，Ｄ´３１をそれぞれ求めるための同様のロ
ジック回路を備えている。図２の回路について説明する
と、５０１は４値のオア回路、５０２，５０３は４値の
アンド回路である。アンド回路５０２，５０３の出力は
オア回路５０１の３つの入力のうちの２つにそれぞれ接
続され、アンド回路５０６の出力はオア回路５０１の残
りの一つの入力に接続されている。アンド回路５０６の
２つの入力にはそれぞれ２値データＤ０ ，Ｄ１ が入
力され、アンド回路５０４の一方の入力にはデータＤ０
が与えられ、他方の入力には反転回路５０７を介して
データＤ１ が与えられている。アンド回路５０５の一
方の入力にはデータＤ１ が与えられ、他方の入力には
反転回路５０８を介してデータＤ０ が与えられている
。アンド回路５０２の一方の入力には値１／３が与えら
れ、他方の入力にはアンド回路５０４の出力が接続され
ている。アンド回路５０３の一方の入力には値２／３が
与えられ、他方の入力にはアンド回路５０５の出力が接
続されている。なお、記号∧は論理積を、記号∨は論理
和をそれぞれ表している。
【００２０】このロジック回路の入力データＤ０ ，Ｄ
１ と出力データＤ´０ との関係は下表のようになる
。
１ と出力データＤ´０ との関係は下表のようになる
。
【００２１】
【表１】
【００２２】変換回路５は、４値データバス６から４値
データＤ´０ ，Ｄ´１ ，・・・ ，Ｄ´３１を受け
取った場合には、次式にもとづいて２値データＤ０ ，
Ｄ１ ，・・・ ，Ｄ６３を求め、２値データバス３に
出力する。
データＤ´０ ，Ｄ´１ ，・・・ ，Ｄ´３１を受け
取った場合には、次式にもとづいて２値データＤ０ ，
Ｄ１ ，・・・ ，Ｄ６３を求め、２値データバス３に
出力する。
【００２３】
【数５】
【００２４】変換回路５はこのような論理演算を行うた
め、図３に示すようなロジック回路を備えている。ただ
し図３には２値データＤ０ ，Ｄ１ を求めるためのロ
ジック回路のみを示した。実際には、他の２値データＤ
２ ，・・・ ，Ｄ６３をそれぞれ求めるための同様の
ロジック回路を備えている。図３の回路について説明す
ると、５０９，５１０は２値オア回路であり、５１１〜
５１３は等値回路である。等値回路５１１は入力値が１
／３のときのみ１を出力し、それ以外は０を出力する。 等値回路５１２，５１３はそれぞれ入力値が１，２／３
のときのみ１を出力し、それ以外は０を出力する。等値
回路５１１〜５１３の入力にはすべて４値データＤ´０
が与えられる。等値回路５１１の出力はオア回路５０
９の一方の入力に接続され、等値回路５１２の出力はオ
ア回路５０９の他方の入力と、オア回路５１０の一方の
入力とに接続され、等値回路５１３の出力はオア回路５
１０の他方の入力に接続されている。
め、図３に示すようなロジック回路を備えている。ただ
し図３には２値データＤ０ ，Ｄ１ を求めるためのロ
ジック回路のみを示した。実際には、他の２値データＤ
２ ，・・・ ，Ｄ６３をそれぞれ求めるための同様の
ロジック回路を備えている。図３の回路について説明す
ると、５０９，５１０は２値オア回路であり、５１１〜
５１３は等値回路である。等値回路５１１は入力値が１
／３のときのみ１を出力し、それ以外は０を出力する。 等値回路５１２，５１３はそれぞれ入力値が１，２／３
のときのみ１を出力し、それ以外は０を出力する。等値
回路５１１〜５１３の入力にはすべて４値データＤ´０
が与えられる。等値回路５１１の出力はオア回路５０
９の一方の入力に接続され、等値回路５１２の出力はオ
ア回路５０９の他方の入力と、オア回路５１０の一方の
入力とに接続され、等値回路５１３の出力はオア回路５
１０の他方の入力に接続されている。
【００２５】このロジック回路の入力データＤ´０ と
出力データＤ０ ，Ｄ１ との関係は下表のようになる
。
出力データＤ０ ，Ｄ１ との関係は下表のようになる
。
【００２６】
【表２】
【００２７】変換回路５は、図２に示したロジック回路
と同様の回路をアドレスの変換のためにも備えており、
２値アドレスＡ０ ，Ａ１ ，・・・，Ａ６３の４値ア
ドレスＡ´０，Ａ´１ ，・・・ ，Ａ´３１への変換
を行う。
と同様の回路をアドレスの変換のためにも備えており、
２値アドレスＡ０ ，Ａ１ ，・・・，Ａ６３の４値ア
ドレスＡ´０，Ａ´１ ，・・・ ，Ａ´３１への変換
を行う。
【００２８】次に上記ＣＰＵの動作を説明する。バイナ
リロジック回路２が２値データＤ０，Ｄ１ ，・・・
，Ｄ６３を２値データバス３に出力すると、２値・４値
変換回路５はそれを図２のロジック回路により４値デー
タＤ´０ ，Ｄ´１ ，・・・ ，Ｄ´３１に変換して
４値データバス６に出力する。例えば、図４のタイミン
グチャートに示すように、タイミングｔ１ で入力され
た２値データＤ０ ，Ｄ１ がともに０のときは、変換
回路５は４値データＤ´０ として０を出力する。また
、タイミングｔ２ でデータＤ０ が１、データＤ１
が０のときは、データＤ´０ として１／３を出力し、
タイミングｔ３ でデータＤ０，Ｄ１ ともに１のとき
は、データＤ´０ として１を出力する。
リロジック回路２が２値データＤ０，Ｄ１ ，・・・
，Ｄ６３を２値データバス３に出力すると、２値・４値
変換回路５はそれを図２のロジック回路により４値デー
タＤ´０ ，Ｄ´１ ，・・・ ，Ｄ´３１に変換して
４値データバス６に出力する。例えば、図４のタイミン
グチャートに示すように、タイミングｔ１ で入力され
た２値データＤ０ ，Ｄ１ がともに０のときは、変換
回路５は４値データＤ´０ として０を出力する。また
、タイミングｔ２ でデータＤ０ が１、データＤ１
が０のときは、データＤ´０ として１／３を出力し、
タイミングｔ３ でデータＤ０，Ｄ１ ともに１のとき
は、データＤ´０ として１を出力する。
【００２９】逆に、４値データバス６から４値データＤ
´０ ，Ｄ´１ ，・・・ ，Ｄ´３１を受け取ると、
変換回路５はそれを図３のロジック回路により、２値デ
ータＤ０ ，Ｄ１，・・・ ，Ｄ６３に変換し、２値デ
ータバス３に出力する。例えば、図４のタイミングチャ
ートに示すようにタイミングｔ１ で４値データＤ´０
として０が入力されると、図３に示したロジック回路
の等値回路５１１〜５１３はすべて０を出力し、従って
オア回路５０９，５１０も２値データＤ０ ，Ｄ１ と
して０を出力する。また、タイミングｔ２ で４値デー
タＤ´０ として１／３が入力されると、各等値回路５
１１〜５１３の出力はそれぞれ１，０，０となり、その
結果、オア回路５０９はデータＤ０ として１を、オア
回路５１０はデータＤ１ として０を出力する。タイミ
ングｔ３ で４値データＤ´０ として１が入力される
と、各等値回路５１１〜５１３の出力はそれぞれ０，１
，０となり、その結果、オア回路５０９，５１０はデー
タＤ０ ，Ｄ１ として共に１を出力する。
´０ ，Ｄ´１ ，・・・ ，Ｄ´３１を受け取ると、
変換回路５はそれを図３のロジック回路により、２値デ
ータＤ０ ，Ｄ１，・・・ ，Ｄ６３に変換し、２値デ
ータバス３に出力する。例えば、図４のタイミングチャ
ートに示すようにタイミングｔ１ で４値データＤ´０
として０が入力されると、図３に示したロジック回路
の等値回路５１１〜５１３はすべて０を出力し、従って
オア回路５０９，５１０も２値データＤ０ ，Ｄ１ と
して０を出力する。また、タイミングｔ２ で４値デー
タＤ´０ として１／３が入力されると、各等値回路５
１１〜５１３の出力はそれぞれ１，０，０となり、その
結果、オア回路５０９はデータＤ０ として１を、オア
回路５１０はデータＤ１ として０を出力する。タイミ
ングｔ３ で４値データＤ´０ として１が入力される
と、各等値回路５１１〜５１３の出力はそれぞれ０，１
，０となり、その結果、オア回路５０９，５１０はデー
タＤ０ ，Ｄ１ として共に１を出力する。
【００３０】なお、バイナリロジック回路２が出力する
２値アドレスＡ０ ，Ａ１ ，・・・ ，Ａ６３に対し
ても変換回路５は同様の変換を行い、４値アドレスＡ´
０ ，Ａ´１ ，・・・ ，Ａ´３１を４値アドレスバ
ス７に出力する。
２値アドレスＡ０ ，Ａ１ ，・・・ ，Ａ６３に対し
ても変換回路５は同様の変換を行い、４値アドレスＡ´
０ ，Ａ´１ ，・・・ ，Ａ´３１を４値アドレスバ
ス７に出力する。
【００３１】このように本実施例のＣＰＵでは、バイナ
リロジック回路２が出力する２値データおよび２値アド
レスは２値・４値変換回路５がそれぞれ４値データおよ
び４値アドレスに変換して出力し、また、外部から入力
される４値データは同じく変換回路５によって２値デー
タに変換され、バイナリロジック回路２に与えられる。 従って、このＣＰＵに接続されるデータバス６およびア
ドレスバス７はそれぞれ３２本の信号線で構成すればよ
く、信号線の数を従来の１／２に削減できる。
リロジック回路２が出力する２値データおよび２値アド
レスは２値・４値変換回路５がそれぞれ４値データおよ
び４値アドレスに変換して出力し、また、外部から入力
される４値データは同じく変換回路５によって２値デー
タに変換され、バイナリロジック回路２に与えられる。 従って、このＣＰＵに接続されるデータバス６およびア
ドレスバス７はそれぞれ３２本の信号線で構成すればよ
く、信号線の数を従来の１／２に削減できる。
【００３２】なお、ここでは一例として４値信号を用い
る場合を示したが、４値以上の多値信号を用いれば信号
線の数をさらに削減することが可能となる。一般に、Ｎ
値の信号を用いると、信号線の数がｍのとき、表される
信号の状態の数はＮｍ となる。一方、ｎビットの２値
信号で表される信号の状態の数は２ｎ である。Ｎｍ
＝２ｎ であるからｍ＝ｎｌｏｇ２／ｌｏｇＮとなる。 従って、例えば４値信号を用いる場合はＮ＝４であるか
ら、ｍ＝ｎ／２となり、従来に比べ、信号線の数が１／
２に削減される。同様に、Ｎ＝８、Ｎ＝１６とすると、
信号線の数ｍはそれぞれ１／３，１／４に削減される。
る場合を示したが、４値以上の多値信号を用いれば信号
線の数をさらに削減することが可能となる。一般に、Ｎ
値の信号を用いると、信号線の数がｍのとき、表される
信号の状態の数はＮｍ となる。一方、ｎビットの２値
信号で表される信号の状態の数は２ｎ である。Ｎｍ
＝２ｎ であるからｍ＝ｎｌｏｇ２／ｌｏｇＮとなる。 従って、例えば４値信号を用いる場合はＮ＝４であるか
ら、ｍ＝ｎ／２となり、従来に比べ、信号線の数が１／
２に削減される。同様に、Ｎ＝８、Ｎ＝１６とすると、
信号線の数ｍはそれぞれ１／３，１／４に削減される。
【００３３】尚、説明を簡単にするために図示を省略し
たが上記ＣＰＵは周辺装置を制御するためのコントロー
ルバスを含んでいる。
たが上記ＣＰＵは周辺装置を制御するためのコントロー
ルバスを含んでいる。
【００３４】次に上記のＣＰＵを備えた電子計算装置の
例について説明する。この電子計算装置は、図１のＣＰ
Ｕと、図５に示す記憶装置１００とを備えている。記憶
装置１００は、バイナリメモリセル・アレイ１０１と、
４値・２値データ変換回路１０２と、４値・２値アドレ
ス変換回路１０３とを備えている。
例について説明する。この電子計算装置は、図１のＣＰ
Ｕと、図５に示す記憶装置１００とを備えている。記憶
装置１００は、バイナリメモリセル・アレイ１０１と、
４値・２値データ変換回路１０２と、４値・２値アドレ
ス変換回路１０３とを備えている。
【００３５】データ変換回路１０２はデータバス６を介
して図１のＣＰＵ１の変換回路５に接続されており、図
２および図３に示したものと同じ構成のロジック回路を
備えている。このデータ変換回路１０２は、４値データ
Ｄ´０ ，Ｄ´１ ，・・・ ，Ｄ´３１を４値データ
バス６から受け取ったときに、それを２値データＤ０
，Ｄ１ ，・・・ ，Ｄ６３に変換してバイナリメモリ
セル・アレイ１０１に出力し、逆に、バイナリメモリセ
ル・アレイ１０１から２値データを受け取ったときは、
それを４値データに変換して４値データバス６に出力す
る。
して図１のＣＰＵ１の変換回路５に接続されており、図
２および図３に示したものと同じ構成のロジック回路を
備えている。このデータ変換回路１０２は、４値データ
Ｄ´０ ，Ｄ´１ ，・・・ ，Ｄ´３１を４値データ
バス６から受け取ったときに、それを２値データＤ０
，Ｄ１ ，・・・ ，Ｄ６３に変換してバイナリメモリ
セル・アレイ１０１に出力し、逆に、バイナリメモリセ
ル・アレイ１０１から２値データを受け取ったときは、
それを４値データに変換して４値データバス６に出力す
る。
【００３６】アドレス変換回路１０３は４値アドレスバ
ス７を介して図１のＣＰＵ１の変換回路５に接続されて
おり、図３に示したものと同じ構成のロジック回路を備
えている。アドレス変換回路１０３は、４値アドレスＡ
´０ ，Ａ´１ ，・・・ ，Ａ´３１を４値データバ
ス７から受け取り、それを２値アドレスＡ０ ，Ａ１
，・・・ ，Ａ６３に変換し、バイナリメモリセル・ア
レイ１０１に与える。
ス７を介して図１のＣＰＵ１の変換回路５に接続されて
おり、図３に示したものと同じ構成のロジック回路を備
えている。アドレス変換回路１０３は、４値アドレスＡ
´０ ，Ａ´１ ，・・・ ，Ａ´３１を４値データバ
ス７から受け取り、それを２値アドレスＡ０ ，Ａ１
，・・・ ，Ａ６３に変換し、バイナリメモリセル・ア
レイ１０１に与える。
【００３７】次にこの装置の動作を説明する。ＣＰＵ１
が記憶装置１００をアクセスするため、４値アドレスを
出力すると、記憶装置１００はそれを４値アドレスバス
７を介して受け取る。アドレス変換回路１０３はＣＰＵ
１からの４値アドレスを２値アドレスに変換し、バイナ
リメモリセル・アレイ１０１に出力する。バイナリメモ
リセル・アレイ１０１は、アドレス変換回路１０３から
２値アドレスが与えられると、データを読み出す場合に
は与えられたアドレスに対応する２値データを読み出し
、それをデータ変換回路１０２に出力する。データ変換
回路１０２はその２値データを４値データに変換し、４
値データバス６を介してＣＰＵ１に出力する。記憶装置
１００にデータを書き込む場合には、４値データバス６
を介してＣＰＵ１から与えられ、データ変換回路１０２
によって２値データに変換されたデータを、アドレス変
換回路１０３から与えられるアドレスに対応した領域に
書き込む。
が記憶装置１００をアクセスするため、４値アドレスを
出力すると、記憶装置１００はそれを４値アドレスバス
７を介して受け取る。アドレス変換回路１０３はＣＰＵ
１からの４値アドレスを２値アドレスに変換し、バイナ
リメモリセル・アレイ１０１に出力する。バイナリメモ
リセル・アレイ１０１は、アドレス変換回路１０３から
２値アドレスが与えられると、データを読み出す場合に
は与えられたアドレスに対応する２値データを読み出し
、それをデータ変換回路１０２に出力する。データ変換
回路１０２はその２値データを４値データに変換し、４
値データバス６を介してＣＰＵ１に出力する。記憶装置
１００にデータを書き込む場合には、４値データバス６
を介してＣＰＵ１から与えられ、データ変換回路１０２
によって２値データに変換されたデータを、アドレス変
換回路１０３から与えられるアドレスに対応した領域に
書き込む。
【００３８】次に上述のＣＰＵを備えた電子計算装置の
他の例について説明する。この電子計算装置は、図１の
ＣＰＵ１と、図６に示す記憶装置２００とを備えている
。記憶装置２００は、４値メモリセル・アレイ２０１と
、４値・２値アドレス変換回路２０２とを備えている。
他の例について説明する。この電子計算装置は、図１の
ＣＰＵ１と、図６に示す記憶装置２００とを備えている
。記憶装置２００は、４値メモリセル・アレイ２０１と
、４値・２値アドレス変換回路２０２とを備えている。
【００３９】アドレス変換回路２０２は４値アドレスバ
ス７を介して図１のＣＰＵ１の変換回路５に接続されて
おり、図３に示したものと同じ構成のロジック回路を備
えている。アドレス変換回路２０２は、４値アドレスＡ
´０ ，Ａ´１ ，・・・ ，Ａ´３１を４値データバ
ス７から受け取り、それを２値アドレスＡ０ ，Ａ１
，・・・ ，Ａ６３に変換し、４値メモリセル・アレイ
２０１に与える。
ス７を介して図１のＣＰＵ１の変換回路５に接続されて
おり、図３に示したものと同じ構成のロジック回路を備
えている。アドレス変換回路２０２は、４値アドレスＡ
´０ ，Ａ´１ ，・・・ ，Ａ´３１を４値データバ
ス７から受け取り、それを２値アドレスＡ０ ，Ａ１
，・・・ ，Ａ６３に変換し、４値メモリセル・アレイ
２０１に与える。
【００４０】次にこの装置の動作を説明する。ＣＰＵ１
が記憶装置２００をアクセスするため、４値アドレスを
出力すると、アドレス変換回路２０２はこれを４値アド
レスバス７を介して受け取る。アドレス変換回路２０２
は受け取った４値アドレスを２値アドレスに変換し、４
値メモリセル・アレイ２０１に出力する。４値メモリセ
ル・アレイ２０１は、アドレス変換回路２０２から２値
アドレスを受け取ると、データを読み出す場合には与え
られたアドレスに対応した４値データを読み出し、それ
４値データバス６を介してＣＰＵ１に出力する。一方、
データを書き込む場合には、４値データバス６を介して
ＣＰＵ１から与えられる４値データを、アドレス変換回
路２０２から与えられるアドレスに対応した領域に書き
込む。
が記憶装置２００をアクセスするため、４値アドレスを
出力すると、アドレス変換回路２０２はこれを４値アド
レスバス７を介して受け取る。アドレス変換回路２０２
は受け取った４値アドレスを２値アドレスに変換し、４
値メモリセル・アレイ２０１に出力する。４値メモリセ
ル・アレイ２０１は、アドレス変換回路２０２から２値
アドレスを受け取ると、データを読み出す場合には与え
られたアドレスに対応した４値データを読み出し、それ
４値データバス６を介してＣＰＵ１に出力する。一方、
データを書き込む場合には、４値データバス６を介して
ＣＰＵ１から与えられる４値データを、アドレス変換回
路２０２から与えられるアドレスに対応した領域に書き
込む。
【００４１】このように、ＣＰＵ１と記憶装置２００と
の間のデータおよびアドレスの伝送を４値信号により行
うので、データバスおよびアドレスバスを構成する信号
線の数は従来の１／２に減らすことができる。また、こ
の例では、４値メモリセル・アレイ２０１は４値データ
を記憶するので、データ変換回路は不要である。
の間のデータおよびアドレスの伝送を４値信号により行
うので、データバスおよびアドレスバスを構成する信号
線の数は従来の１／２に減らすことができる。また、こ
の例では、４値メモリセル・アレイ２０１は４値データ
を記憶するので、データ変換回路は不要である。
【００４２】尚、上述の各例では、説明を簡単にするた
めに図示を省略したが上記電子計算装置においては種々
の周辺装置を制御するために種々の周辺デバイスコント
ローラがＣＰＵバスに接続されている。この場合も図５
のバイナリメモリセル・アレイと同様にアドレスとデー
タ等に対して夫々４値・２値変換回路を具備することに
よりそのバス幅を削減することができる。
めに図示を省略したが上記電子計算装置においては種々
の周辺装置を制御するために種々の周辺デバイスコント
ローラがＣＰＵバスに接続されている。この場合も図５
のバイナリメモリセル・アレイと同様にアドレスとデー
タ等に対して夫々４値・２値変換回路を具備することに
よりそのバス幅を削減することができる。
【００４３】以上説明した実施例においては、２値信号
は４値信号に変換されてデータバスまたはアドレスバス
に送出されるが、２値信号を３値信号に変換してデータ
バスまたはアドレスバスに送出するようにしても良い。
は４値信号に変換されてデータバスまたはアドレスバス
に送出されるが、２値信号を３値信号に変換してデータ
バスまたはアドレスバスに送出するようにしても良い。
【００４４】この場合、２値データＤ０ ，Ｄ１ ，Ｄ
２ は、下記の論理式に従って３値データＤ´０ ，Ｄ
´１ に変換される。
２ は、下記の論理式に従って３値データＤ´０ ，Ｄ
´１ に変換される。
【００４５】
【数６】
【００４６】表３に２値データＤ０ ，Ｄ１ ，Ｄ２
及び３値データＤ´０ ，Ｄ´１ の対応を示す。
及び３値データＤ´０ ，Ｄ´１ の対応を示す。
【００４７】
【表３】
【００４８】上記論理式を実行して３値データＤ´０
，Ｄ´１ を生成するロジック回路を図７に示す。同図
に示すように、このロジック回路は２値データＤ０ ，
Ｄ１ ，Ｄ２をそれぞれ反転するための反転回路５３３
〜５３５、２値データＤ０ ，Ｄ１ ，Ｄ２ 及び反転
回路５３３〜５３５から出力されるデータが選択的に供
給されるアンド回路５２４〜５２６，５３０〜５３２、
アンド回路５２４，５２５の出力に接続されたオア回路
５２３、アンド回路５３０，５３１の出力に接続された
オア回路５２９、一方の入力がオア回路５２３，５２９
の出力にそれぞれ接続され、他方の入力に値１／２がそ
れぞれ与えられるアンド回路５２１，５２８、アンド回
路５２６及びアンド回路５２１の出力に接続されたオア
回路５２０、アンド回路５３２及びアンド回路５２８の
出力に接続されたオア回路５２７から構成される。
，Ｄ´１ を生成するロジック回路を図７に示す。同図
に示すように、このロジック回路は２値データＤ０ ，
Ｄ１ ，Ｄ２をそれぞれ反転するための反転回路５３３
〜５３５、２値データＤ０ ，Ｄ１ ，Ｄ２ 及び反転
回路５３３〜５３５から出力されるデータが選択的に供
給されるアンド回路５２４〜５２６，５３０〜５３２、
アンド回路５２４，５２５の出力に接続されたオア回路
５２３、アンド回路５３０，５３１の出力に接続された
オア回路５２９、一方の入力がオア回路５２３，５２９
の出力にそれぞれ接続され、他方の入力に値１／２がそ
れぞれ与えられるアンド回路５２１，５２８、アンド回
路５２６及びアンド回路５２１の出力に接続されたオア
回路５２０、アンド回路５３２及びアンド回路５２８の
出力に接続されたオア回路５２７から構成される。
【００４９】図８に３値データＤ´０ ，Ｄ´１ を２
値データＤ０，Ｄ１ ，Ｄ２ に変換するためのロジッ
ク回路を示す。同図に示すようにこのロジック回路は、
３値データＤ´０ が供給される等値回路５４０〜５４
２、３値データＤ´１ が供給される等値回路５４３〜
５４５、等値回路５４０〜５４５の出力が夫々選択的に
供給されるアンド回路５４６〜５５４、アンド回路５４
６〜５５４の出力に接続されたオア回路５６０から構成
される。
値データＤ０，Ｄ１ ，Ｄ２ に変換するためのロジッ
ク回路を示す。同図に示すようにこのロジック回路は、
３値データＤ´０ が供給される等値回路５４０〜５４
２、３値データＤ´１ が供給される等値回路５４３〜
５４５、等値回路５４０〜５４５の出力が夫々選択的に
供給されるアンド回路５４６〜５５４、アンド回路５４
６〜５５４の出力に接続されたオア回路５６０から構成
される。
【００５０】図９（Ａ）に２値データＤ０ と３値デー
タＤ´０ ，Ｄ´１ との対応、図９（Ｂ）に２値デー
タＤ１ と３値データＤ´０，Ｄ´１ との対応、図９
（Ｃ）に２値データＤ２ と３値データＤ´０ ，Ｄ´
１ との対応をそれぞれ示す。例えば図９（Ａ）に示す
ように、データＤ´０ が１でデータＤ´１ が０また
は１／２の場合、及びデータＤ´０ が１／２でデータ
Ｄ´１ が１／２または１の場合に２値データＤ０ が
１となり、その他の場合には２値データＤ０ は０とな
る。
タＤ´０ ，Ｄ´１ との対応、図９（Ｂ）に２値デー
タＤ１ と３値データＤ´０，Ｄ´１ との対応、図９
（Ｃ）に２値データＤ２ と３値データＤ´０ ，Ｄ´
１ との対応をそれぞれ示す。例えば図９（Ａ）に示す
ように、データＤ´０ が１でデータＤ´１ が０また
は１／２の場合、及びデータＤ´０ が１／２でデータ
Ｄ´１ が１／２または１の場合に２値データＤ０ が
１となり、その他の場合には２値データＤ０ は０とな
る。
【００５１】本発明は、上記実施例に限定されるもので
はなく、ＣＩＳＣ（コンプレックス命令セットコンピュ
ータ）、ＲＩＳＣ（限定命令セットコンピュータ）、Ｍ
ＩＳＣ（複数命令セットコンピュータ）等の種々の方式
のコンピュータにそのＣＰＵのビット長に関係なく適用
可能である。
はなく、ＣＩＳＣ（コンプレックス命令セットコンピュ
ータ）、ＲＩＳＣ（限定命令セットコンピュータ）、Ｍ
ＩＳＣ（複数命令セットコンピュータ）等の種々の方式
のコンピュータにそのＣＰＵのビット長に関係なく適用
可能である。
【００５２】ここに示した実施例における２値データと
４値データ、あるいは２値データと３値データのコード
割り当ては一例に過ぎず、他のコード割り当ても数多く
存在する。従ってそれらを実現するロジック回路も数多
く存在する。例えば４値論理の場合、表４及び表５に夫
々示したコード割り当てを用いても良い。
４値データ、あるいは２値データと３値データのコード
割り当ては一例に過ぎず、他のコード割り当ても数多く
存在する。従ってそれらを実現するロジック回路も数多
く存在する。例えば４値論理の場合、表４及び表５に夫
々示したコード割り当てを用いても良い。
【００５３】
【表４】
【００５４】
【表５】
【００５５】
【発明の効果】上述したように、本発明の中央処理装置
は、内部の２値論理回路から出力される２値データ、２
値アドレス及び２値コントロール信号を夫々ｎ値データ
（ｎは３以上の整数）、ｎ値アドレス及びｎ値コントロ
ール信号に変換して外部に出力するとともに外部から受
容するｎ値データを２値データに変換して前記２値論理
回路に供給する変換手段を有しているので、信号伝送速
度を低下させることなくデータバス及びアドレスバスを
構成する信号線の数を減らすことができる。これにより
、電気的安定性、信頼性を損うことなく実装密度を上げ
ることができる。
は、内部の２値論理回路から出力される２値データ、２
値アドレス及び２値コントロール信号を夫々ｎ値データ
（ｎは３以上の整数）、ｎ値アドレス及びｎ値コントロ
ール信号に変換して外部に出力するとともに外部から受
容するｎ値データを２値データに変換して前記２値論理
回路に供給する変換手段を有しているので、信号伝送速
度を低下させることなくデータバス及びアドレスバスを
構成する信号線の数を減らすことができる。これにより
、電気的安定性、信頼性を損うことなく実装密度を上げ
ることができる。
【図１】本発明によるＣＰＵの一例を示すブロック図で
ある。
ある。
【図２】図１のＣＰＵの２値・４値変換回路の２値デー
タを４値データに変換するロジック回路の回路図である
。
タを４値データに変換するロジック回路の回路図である
。
【図３】図１のＣＰＵの２値・４値変換回路の４値デー
タを２値データに変換するロジック回路の回路図である
。
タを２値データに変換するロジック回路の回路図である
。
【図４】図２および図３の回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図５】図１のＣＰＵを備えた装置の一例を示すブロッ
ク図である。
ク図である。
【図６】図１のＣＰＵを備えた装置の他の例を示すブロ
ック図である。
ック図である。
【図７】２値データを３値データに変換するロジック回
路の回路図である。
路の回路図である。
【図８】３値データを２値データに変換するロジック回
路の回路図である。
路の回路図である。
【図９】３値データの２値データへの変換を説明する図
てある。
てある。
１ 中央処理装置（ＣＰＵ）
２ バイナリロジック回路
３ ２値データバス
４ ２値アドレスバス
５ ２値・４値変換回路
６ ４値データバス
７ ４値アドレスバス
２１ マイクロプログラム部
２２ プログラムカウンタ
２３ 演算ユニット
２４ レジスタ群
Claims (1)
- 【請求項１】演算ユニットを含む２値論理回路と、該２
値論理回路から出力される２値データ、２値アドレス及
び２値コントロール信号をそれぞれｎ値データ（ｎは３
以上の整数）、ｎ値アドレス及びｎ値コントロール信号
に変換して外部に出力するとともに外部から受容するｎ
値データを２値データに変換して前記２値論理回路に供
給する手段とを備えたことを特徴とする中央処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137811A JPH04362759A (ja) | 1991-06-10 | 1991-06-10 | 中央処理装置 |
| US07/841,627 US5398327A (en) | 1991-06-10 | 1992-02-26 | Central processing unit including two-valued/n-valued conversion unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137811A JPH04362759A (ja) | 1991-06-10 | 1991-06-10 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04362759A true JPH04362759A (ja) | 1992-12-15 |
Family
ID=15207411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3137811A Pending JPH04362759A (ja) | 1991-06-10 | 1991-06-10 | 中央処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5398327A (ja) |
| JP (1) | JPH04362759A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3201716B2 (ja) * | 1996-02-22 | 2001-08-27 | シャープ株式会社 | コンピュータ装置 |
| US5867681A (en) * | 1996-05-23 | 1999-02-02 | Lsi Logic Corporation | Microprocessor having register dependent immediate decompression |
| US5896519A (en) * | 1996-06-10 | 1999-04-20 | Lsi Logic Corporation | Apparatus for detecting instructions from a variable-length compressed instruction set having extended and non-extended instructions |
| US5794010A (en) * | 1996-06-10 | 1998-08-11 | Lsi Logic Corporation | Method and apparatus for allowing execution of both compressed instructions and decompressed instructions in a microprocessor |
| US5898886A (en) * | 1996-11-19 | 1999-04-27 | Advanced Micro Devices, Inc. | Multimedia devices in computer system that selectively employ a communications protocol by determining the presence of the quaternary interface |
| US5923276A (en) * | 1996-12-19 | 1999-07-13 | International Business Machines Corporation | Current source based multilevel bus driver and converter |
| US6101561A (en) * | 1998-02-06 | 2000-08-08 | International Business Machines Corporation | System for providing an increase in digital data transmission rate over a parallel bus by converting binary format voltages to encoded analog format currents |
| US6133754A (en) * | 1998-05-29 | 2000-10-17 | Edo, Llc | Multiple-valued logic circuit architecture; supplementary symmetrical logic circuit structure (SUS-LOC) |
| WO2001044967A1 (en) * | 1999-12-14 | 2001-06-21 | Fujitsu Limited | Multiprocessor system |
| US6963225B2 (en) * | 2001-01-22 | 2005-11-08 | Texas Instruments Incorporated | Quad state logic design methods, circuits, and systems |
| US6633969B1 (en) | 2000-08-11 | 2003-10-14 | Lsi Logic Corporation | Instruction translation system and method achieving single-cycle translation of variable-length MIPS16 instructions |
| KR100506936B1 (ko) * | 2003-04-15 | 2005-08-05 | 삼성전자주식회사 | 집적 회로의 입출력 인터페이스 회로 및 방법 |
| US8477856B2 (en) * | 2009-03-31 | 2013-07-02 | Analog Devices, Inc. | Multi-bit digital signal isolator |
Citations (3)
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|---|---|---|---|---|
| JPS6240690A (ja) * | 1985-08-16 | 1987-02-21 | Hitachi Ltd | 半導体記憶装置 |
| JPS6414631A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Analog bus connecting system |
| JPH02194752A (ja) * | 1989-01-24 | 1990-08-01 | Casio Comput Co Ltd | 多値レベル信号を用いた通信方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3601702A (en) * | 1969-03-17 | 1971-08-24 | Gte Automatic Electric Lab Inc | High speed data transmission system utilizing nonbinary correlative techniques |
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| DE2840006C2 (de) * | 1978-09-14 | 1980-10-02 | Deutsche Itt Industries Gmbh, 7800 Freiburg | CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung |
| US4905097A (en) * | 1986-09-20 | 1990-02-27 | Canon Kabushiki Kaisha | Image processing system capable of processing both binary and multivalue image data and having converters for converting each type of image data into the other type of image data |
-
1991
- 1991-06-10 JP JP3137811A patent/JPH04362759A/ja active Pending
-
1992
- 1992-02-26 US US07/841,627 patent/US5398327A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240690A (ja) * | 1985-08-16 | 1987-02-21 | Hitachi Ltd | 半導体記憶装置 |
| JPS6414631A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Analog bus connecting system |
| JPH02194752A (ja) * | 1989-01-24 | 1990-08-01 | Casio Comput Co Ltd | 多値レベル信号を用いた通信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5398327A (en) | 1995-03-14 |
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