DE69733047T2

DE69733047T2 - Getrennte Setz-/Rücksetzwege für zeitkritische Signale

Info

Publication number: DE69733047T2
Application number: DE69733047T
Authority: DE
Inventors: Robert J. Proebsting
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 1996-07-29
Filing date: 1997-07-24
Publication date: 2006-03-02
Anticipated expiration: 2017-07-25
Also published as: EP0822663A2; US5926050A; TW373368B; EP0822663B1; KR100487097B1; CN1134107C; DE69733047D1; EP0822663A3; CN1187071A; KR980011424A

Description

Die vorliegende Erfindung betrifft eine Vorrichtung zum Propagieren eines digitalen Signals nach dem Oberbegriff des Anspruchs 1 und ist folglich allgemein auf eine digitale Vorrichtung gerichtet und insbesondere auf eine Vorrichtung zum Übermitteln der Zustandsübergänge eines periodischen digitalen Signals von einem Schaltungsknoten an einen anderen Schaltungsknoten mit einer minimalen Verzögerung.
Ein Großteil der heutigen digitalen Elektronik ist als Großintegration (LSI) realisiert, die durch eine Logikfamilie beherrscht wird, die Komplementär-MOS (CMOS) genannt wird. Die Grundstruktur von CMOS-Logik ist der CMOS-Inverter, bei dem ein oberer PMOS-Transistor mit einem unteren NMOS-Transistor in einer Konfiguration eines Push-Pull-Typs verbunden ist. Der Vorteil dieser Konfiguration besteht darin, dass wenig Strom geleitet wird, wenn der Inverter in einem seiner nicht schaltenden Zustände ist: Wenn das Eingangssignal ein logischer Tiefpegel ist (z.B. Masse oder eine negative Spannung), ist der untere NMOS-Transistor aus, während der obere (PMOS)-Transistor den Ausgang auf eine Versorgungsspannung zieht; wenn der Eingang ein logisches Hochpegel-Eingangssignal empfängt, kehren die Transistoren ihre Zustände um. Zusätzlich zu einem geringeren Leistungsverbrauch als andere Logikfamilien (z.B. Transistor-Transistor-Logik) kann CMOS derartige weitere Vorteile schaffen wie eine geringe Wärmeerzeugung und geringeren Halbleiterplatzbedart, wodurch eine integrierte Schaltung dichter gepackt werden kann.
Eine ernsthafte Einschränkung für MOS-Schaltungen sind jedoch die verschiedenen Kapazitäten, die in MOS-Strukturen enthalten sind, die Schaltgeschwindigkeiten und dadurch eine Operationsgeschwindigkeit beeinflussen. Eine Begrenzung der Größe von MOS-Transistoren begrenzt wiederum die enthaltenen Kapazitäten, doch dies begrenzt den Strom, der durch die Transistoren bereitgestellt wird, um die Kapazität der nächsten Stufe zu steuern. Es gibt Zeitpunkte, wenn große Kapazitäten (z.B. in Form einer Anzahl MOS-Logikgatter) durch ein entwickeltes MOS-Signal gesteuert werden müssen, weswegen größere CMOS-Transistoren erforderlich sind. In derartigen Fällen kann die daraus folgende Verzögerung minimiert werden, indem eine Reihe von hintereinander geschalteten CMOS-Invertern verwendet werden ("Aufpuffern", wie es manchmal auf diesem Gebiet bezeichnet wird), um das Steuersignal zu transportieren, wobei jeder Inverter größer als der vorhergehende ist, bis die letzte Stufe mit der Struktur erreicht ist, die erforderlich ist, um die Kapazität mit einer minimalen Verzögerung zu steuern.
Die Geschwindigkeit eines MOS-Transistors hängt mit seiner Größe zusammen, d.h. mit der Breite und Länge der Kanäle des MOS-Transistors. Es ist allgemeine Standard-Praxis auf diesem Gebiet, MOS-Transistoren (sowohl PMOS- als auch NMOS-Transistor-Strukturen) mit einer Kanallänge herzustellen, die das Minimum dessen ist, was durch die genutzte Herstellungstechnologie möglich ist, da dies den Strom maximiert, den der Transistor bereitstellen kann, während es die Kapazität des Transistors minimiert. Entsprechend soll sich hier eine Diskussion der Größe eines Transistors soweit nicht anders erwähnt auf die Größe der Kanalbreite des besagten Transistors beziehen.
Wiederum bei der CMOS-Inverter-Struktur hängt die Geschwindigkeit, mit der die PMOS- bzw. NMOS-Transistoren eines CMOS-Inverters den Ausgangsknoten auf die eine oder andere Spannung ziehen können, d.h. die Verzögerung des Inverters, direkt mit der Größe des Steuertransistors und mit der Größe des Transistors/der Transistoren, der/die gesteuert wird/werden, zusammen. Diese Beziehung, die häufig als "Ausgangslast" bezeichnet wird, ist das Verhältnis der Größe (d.h. der Kanalbreite) des gesteuerten Transistors oder der gesteuerten Transistoren zu der des steuernden Transistors.
Die hier betrachteten Signale sind periodische digitale Impulse, die in positive und in negative Richtung gehende Zustandsübergänge haben. MOS-Schaltungen sind üblicherweise so ausgelegt, dass sie beide Übergänge mit einer im Wesentlichen gleichen Verzögerung von einem Schaltungsknoten an einen anderen übertragen. Derartige Entwürfe neigen dazu, eine mäßig lange Verzögerung bei der Übertragung von beiden Übergängen aufzuweisen.
Bekanntlich kann die Größe des einen oder des anderen Transistors eines CMOS-Paares so erhöht werden, dass er bei einem Übergang eines angelegten Eingangssignals schneller als bei dem anderen schalten kann, wodurch dieser eine Übergang mit geringerer Verzögerung als der andere übermittelt wird. Somit kann eine Reihe von derartigen CMOS-Stufen so gebildet sein, dass ein Übergang eines Signals mit geringerer Verzögerung als der andere Übergang durchgelassen wird und genauer mit geringerer Verzögerung als der eines Inverters, der so ausgelegt wurde, dass er beide Übergänge mit im Wesentlichen der gleichen Verzögerung überträgt. Das Problem bei dieser Vorgehensweise liegt jedoch darin, dass der verzögerte Übergang viel später ankommt, als es erwünscht ist.
Kei-Yong Khoo u.a. offenbart in "Low power CMOS clock buffer", Interna tional Symposium on circuits and systems (ISCAS) VLSI, London, 30. Mai – 2. Juni 1994, Bd. 4, 30. Mai 1994, S. 355–358, XP000493213, Institute of Electrical and Electronics Engineers, einen CMOS-Taktpuffer, der zwei Datenpfade besitzt. Ein Pfad ist so optimiert, dass er Übergänge mit ansteigender Flanke mit geringerer Verzögerung als Übergänge mit fallender Flanke übermittelt, und der andere Pfad ist so optimiert, dass er Übergänge mit fallender Flanke mit geringerer Verzögerung als Übergänge mit ansteigender Flanke übermittelt. Es wird offenbart, dass in dieser Konfiguration eine Tristate-Bedingung auftreten kann, bei der ein Ausgang nicht auf einen gesteuerten Spannungspegel gesteuert wird. Für manche Anwendungen ist eine derartige Bedingung nicht erwünscht.
PATENT ABSTRACTS OF JAPAN, Bd. 015, Nr. 219 (E-1 074), 5. Juni 1991, für JP 03 062723 A (NEC CORP), 18. März 1991, offenbart eine Vorrichtung zum Propagieren eines digitalen Signals des Typs, der erste Zustandsübergänge von einem ersten digitalen Zustand zu einem zweiten digitalen Zustand und zweite Zustandsübergänge von dem zweiten digitalen Zustand zu dem ersten digitalen Zustand hat, wobei die Vorrichtung einen ersten Datenpfad, der dafür optimiert ist, die ersten Zustandsübergänge mit geringerer Verzögerung als die zweiten Zustandsübergänge zu propagieren, einen zweiten Datenpfad, der dafür optimiert ist, die zweiten Zustandsübergänge mit geringerer Verzögerung als die ersten Zustandsübergänge zu propagieren, eine Kombinationsschaltung zum logischen Kombinieren des digitalen Signals, das durch den ersten und den zweiten Datenpfad propagiert wird, und einen dritten Datenpfad, der an einen Ausgang der Kombinationsschaltung angeschlossen ist und der die ersten und die zweiten Zustandsübergänge mit im Wesentlichen der gleichen Verzögerung propagiert, umfasst.
Die Erfindung ist in Anspruch 1 definiert.
Die vorliegende Erfindung ist auf die Übermittlung der Übertragung sowohl der steigenden als auch der fallenden Übergänge eines periodischen Signals von einem Schaltungsknoten an einen anderen mit einer minimalen Verzögerung gerichtet.
Allgemein umfasst die Erfindung ein Paar Datenpfade, die zwischen den zwei Schaltungsknoten gebildet sind, wobei jeder Datenpfad dafür optimiert ist, einen entsprechenden Zustandsübergang (d.h. in positive und in negative Richtung gehend) des periodischen Signals durchzulassen. Somit ist einer der Datenpfade dafür strukturiert, den in positive Richtung gehenden Zustandsübergang des Signals von einem ersten Schaltungsknoten an einen zweiten mit geringerer Verzögerung zu übermitteln, als sie bei dem in negative Richtung gehenden Übergang erfahren wird. Der andere Datenpfad ist ähnlich strukturiert, außer dass er dafür optimiert wurde, den in negative Richtung gehenden Übergang des Signals an den zweiten Schaltungsknoten mit einer Verzögerung zu übermitteln, die geringer als die für den positiven Übergang ist.
In einer Ausführungsform der Erfindung sind die beiden Datenpfade jeweils durch eine hintereinander geschaltete Reihe von CMOS-Invertern gebildet, wobei jeder Inverter ein Paar MOS-Transistoren (einen PMOS- und einen NMOS-Transistor) enthält. Der eine Datenpfad ist dafür optimiert, einen ersten (d.h. in positive Richtung gehenden) Übergang des digitalen Signals schneller als einen zweiten Übergang des Signals zu übermitteln. Dies wird erzielt, indem die PMOS- oder NMOS-Transistoren jeder CMOS-Inverterstufe, die für ein Steuern des ersten Übergangs an die nachfolgende Stufe verantwortlich ist, so bemessen werden, dass sie größer sind als der Transistor, der für ein Steuern des zweiten Übergangs verantwortlich ist, um den Strom zu erhöhen, den dieser Transistor bereitstellen kann. Gleichzeitig wird der andere Transistor jedes CMOS-Inverters kleiner gemacht, so dass dieser kleinere Transistor eine relativ kleinere kapazitive Last für den vorhergehenden Steuerinverter darstellt.
Obwohl die größere Größe des einen Transistors und die verkleinerte Größe des anderen Transistors von jedem der hintereinander geschalteten CMOS-Inverter die hintereinander geschalteten CMOS-Inverter so optimiert, dass der erste (d.h. der in positive Richtung gehende) Übergang des Datensignals mit einer vorgegebenen minimalen Verzögerung durchgelassen wird, geht es jedoch auf Kosten des zweiten (d.h. in negative Richtung gehenden) Übergangs, der eine vergleichsweise viel größere Verzögerung erfährt. Somit ist der andere der zwei Datenpfade in der gleichen Art wie der erste ausgelegt, außer dass er dafür optimiert wurde, den zweiten Übergang mit einer viel geringeren Verzögerung als den ersten in der gleichen Weise wie der erste Datenpfad zu übertragen.
In einer weiteren Ausführungsform der Erfindung sind getrennte Datenpfade für zwei verschiedene Signale auf die beschriebene Weise optimiert, um sicherzustellen, dass ein Signal vordem anderen ankommt, um eine Schaltung zu konditionieren; und dass der zweite Übergang des zweiten Signals vor dem des ersten Signals ankommt.
In einer weiteren Ausführungsform der Erfindung sind ein Paar Daten pfade aus hintereinander geschalteten Folgen von CMOS-Invertern gebildet, wie es zuvor beschrieben wurde, wobei sie logisch kombiniert sind, um eine Schaltung zu erzeugen, die ein Signal von einem Schaltungsknoten an einen zweiten Knoten in einer gepufferten Bedingung liefern kann, um eine hohe kapazitive Last zu steuern.
Durch die vorliegende Erfindung werden eine Anzahl von Vorteilen geboten. Erstens kann ein digitales Signal, das erste und zweite Zustandsübergänge enthält und das beispielsweise verwendet wird, um eine bestimmte Logikschaltungsanordnung zu setzen und rückzusetzen, mit geringerer Verzögerung übermittelt werden, indem getrennte Datenpfade für jeden Übergang verwendet werden. Dies kann eine viel schnellere CMOS-Schaltungsanordnung zur Folge haben.
Es ist klar, dass die Erfindung, obwohl sie anhand von zwei Datenpfaden, die aus hintereinander geschalteten CMOS-Invertern gebildet werden, veranschaulicht und beschrieben wird, nicht darauf beschränkt ist. Die meisten CMOS-Logikschaltungen haben als eine Ausgangsstufe einen CMOS-Inverter. Somit können die Konzepte der Erfindung auf irgendeine CMOS-Schaltungskonfiguration mit einer Signalübertragung, die positive und negative Übergänge enthält, die in der Tat von einem Punkt an einen anderen durch eine mittels CMOS realisierte Logik einschließlich beispielsweise Inverter, NAND-Gatter, NOR-Gatter usw. übermittelt werden, angewendet werden. Eine Adressendecodier-Schaltungsanordnung ist nur ein Beispiel für die Verwendung der vorliegenden Erfindung, um eine letzte Decodierung einer Adresse, die in Basiskomplementform vorliegt, zu verbessern und ihre Verzögerung zu verringern. Es ist somit offensichtlich, dass sich daraus die Vorteile ergeben, dass praktisch irgendeine CMOS-Logik verbessert werden kann, um mit geringerer Verzögerung zu arbeiten, indem die Redundanz von zwei optimierten Datenpfaden verwendet wird, um die erforderlichen Übergänge von einem oder mehreren periodischen Signalen zu übermitteln.
Diese und weitere Vorteile und Aspekte der vorliegenden Erfindung werden dem Fachmann auf dem Gebiet klar, wenn er die folgende ausführliche Beschreibung der Erfindung in Verbindung mit der beigefügten Zeichnung liest.
1 ist eine Blockschaltplan-Veranschaulichung einer Schaltung mit zwei Pfaden;
2 ist ein Zeitablaufplan, der eine Operation des Blockschaltplans von 1 veranschaulicht.
3 ist eine Schaltungsrealisierung von 1 in Form eines Paares von Datenpfaden, von denen jeder eine Folge von in Serie geschalteten CMOS-Invertern hat;
4 ist ein Stromlaufplan, der eine logische Kombination von zwei getrennten Signalpfaden veranschaulicht, die in Übereinstimmung mit der Lehre der vorliegenden Erfindung entworfen wurde, um einen Impuls zum Steuern einer hohen kapazitiven Last zu übermitteln; und
5 ist ein Zeitablaufplan, der die Operation der Schaltung von 4 veranschaulicht.
Anhand der Figuren und vorläufig insbesondere von 1 ist nun in Blockschaltplanform eine CMOS-Schaltung veranschaulicht, die allgemein mit dem Bezugszeichen 10 bezeichnet ist. Die CMOS-Schaltung 10 dient der Übermittlung eines periodischen Impulssignals, das bei einem ersten Schaltungsknoten 12 als ein Eingangssignal V_i bereitgestellt wurde, an einen zweiten Schaltungsknoten 14, der, wie es veranschaulicht ist, eine kapazitive Last in Form einer Anzahl von MOS-Gattern sein kann.
Die CMOS-Schaltung 10 empfängt das Eingangssignal V_i zur Übermittlung an den Schaltungsknoten 14 durch einen ersten und einen zweiten Datenpfad 20, 22, deren Ausgänge das übertragene Signal an den Schaltungsknoten 14 als Ausgangssignale V_o und V_o' liefern. Wie nachfolgend genauer beschrieben wird, ist jeder der Datenpfade 20, 22 dafür optimiert, den einen oder den anderen der zwei Zustandsübergänge (d.h. in positive und in negative Richtung gehend, die in dem Eingangssignal V_i enthalten sind, mit einer minimalen Verzögerung an den Schaltungsknoten 14 zu transportieren und gleichzeitig das Signal so zu puffern, dass es wirkungsvoll die kapazitive Last steuern kann, die durch die CMOS-Gatter bei dem Schaltungsknoten 14 dargestellt wird.
2 stellt die verschiedenen Signalformen dar, die beim Betrieb des Systems 10 beteiligt sind. Das Eingangssignal V_i ist als die Signalform 26 gezeigt, die einen ersten und einen zweiten Zustandsübergang 28, 30 hat. Die Ausgangssignale des Paares von Datenpfaden 20, 22 sind in 2 als die Signalformen 26' bzw. 26'' gezeigt. Der erste Datenpfad 20, der für die Übermittlung des in positive Richtung gehenden Übergangs 28 des Eingangssignals V_i optimiert ist, leitet das Signal mit einer minimierten Verzögerung Δt₁ an den Schaltungsknoten 14. Ähnlich transportiert der zweite Datenpfad 22, der für eine Übermittlung des zweiten in negative Richtung gehenden Übergangs optimiert ist, den zweiten Übergang des Eingangssignals V_i mit der minimierten Verzögerung Δt₄ an den Schaltungsknoten 14.
Dies hat allerdings seinen Preis. Aus Gründen, die nachfolgend deutlicher werden, erhöht eine Optimierung einer Folge von in Serie geschalteten CMOS-Invertern zur Minimierung der Verzögerung bei der Übertragung eines Übergangs des Eingangssignals V_i die Verzögerung, die der andere Übergang erfährt. Somit verursacht, wie es 2 zeigt, eine Optimierung des ersten Datenpfades 20 für den in positive Richtung gehenden Übergang 28, dass der zweite, in negative Richtung gehende Übergang des Eingangssignals V_i mit einer großen Verzögerung Δt₃ an den Schaltungsknoten 14 übermittelt wird. Außerdem ist der zweite Datenpfad 22 in ähnlicher Weise ähnlich aggressiv zu dem ersten in positive Richtung gehenden Übergang 28, den er mit der Verzögerung Δt₂ übermittelt.
In 3 ist nun die Schaltungsanordnung in schematischer Form gezeigt, die verwendet wird, um die Datenpfade 20, 22 von 1 zu realisieren. Wie 3 veranschaulicht, umfasst jeder der Datenpfade 20, 22 mehrere hintereinander geschaltete CMOS-Inverter. Der Datenpfad 20 umfasst die Inverter S₁, ..., S₅ und der zweite Datenpfad 22 umfasst die Inverter S₁', ..., S₅'.
Für den Fachmann auf dem Gebiet ist klar, dass, obwohl sich diese Diskussion der Konstruktion und Optimierung der Datenpfade 20, 22 auf eine Anzahl von CMOS-Inverterstufen bezieht, die Stufen genauso gut eine Kette von Logikelementfunktionen wie etwa beispielsweise NAND-Gatter oder NOR-Gatter sein können. Beispielsweise ist es zumindest nicht unüblich, dass für den Ausgang von mittels MOS realisierten Logikfunktionsschaltungen eine CMOS-Ausgangsstufe verwendet wird und dass ein Untersystem, das aus derartigen Logikfunktionsschaltungen gebildet ist, tatsächlich eine Anzahl von hintereinander geschalteten CMOS-Invertern enthält. Somit sollte eine Beschreibung des in 3 veranschaulichten ersten und zweiten Datenpfads so verstanden werden, dass sie nicht nur auf die Folge von in Serie geschalteten CMOS-Invertern, die in 3 veranschaulicht sind, beschränkt ist.
Wieder in 3 enthält jeder CMOS-Inverter S1, ..., S5 und S1', ..., S5' einen PMOS-Transistor, um seinen Ausgang auf die positive Versorgung Vcc (z.B. 5 Volt) zu ziehen, und einen NMOS-Transistor, um den Ausgang auf eine tiefere Versorgung Vss (z.B. Masse) zu ziehen. Die gemeinsamen Gate-Anschlüsse der Transistoren jedes CMOS-Inverters bilden den Eingang dieses Inverters, um das Signal von dem vorhergehenden Inverter zu empfangen, wobei die gemeinsamen Drain-Anschlüsse der PMOS- und NMOS-Transistoren in jedem Inverter den Ausgangsknoten des Inverters bilden, der mit dem Eingang des nächsten nachfolgenden Inverters verbunden ist.
Somit umfasst beispielsweise der CMOS-Eingangsstufen-Inverter S1 den PMOS-Transistor T1 und den NMOS-Transistor T2, die wie beschrieben miteinander verbunden sind. Die Gate-Anschlüsse der Transistoren T1 und T2 empfangen das Eingangssignal V_i, und der Ausgangsknoten A wird von ihren Drain-Anschlüssen genommen.
Wie es zuvor gezeigt wurde, ist der Datenpfad 20 so ausgelegt, dass er ein Propagieren des in positive Richtung gehenden Übergangs des Signals V_i optimiert, das dem Knoten 12 übergeben wird. Wie außerdem zuvor gezeigt wurde, wird dies erreicht, indem die Größe des Transistors optimiert wird, der für einen Transport des ansteigenden Übergangs an den nächsten nachfolgenden CMOS-Inverter verantwortlich ist. Gleichzeitig wird die Größe des anderen Begleittransistors jedes CMOS-Paares relativ klein gehalten, um die der vorhergehenden Stufe gezeigte Kapazität niedrig zu halten und um für den großen Transistor einen geringen Widerstand während des Übergangs des Eingangssignals bereitzustellen. In 3 sind beispielhafte Größen für die Transistoren jedes CMOS-Inverters in den Klammern neben dem Transistor gezeigt. In diesem Beispiel steuert jeder NMOS-Transistor in dem schnellen Pfad eine Gesamt-Gatebreite (PMOS + NMOS) der nächsten Stufe, die sechs Mal so groß wie die des Steuertransistors ist. Jeder PMOS in dem schnellen Pfad steuert eine Gesamt-Gatebreite, die drei Mal so groß ist wie die des Steuertransistors. Die tatsächlichen Transistorgrößen hängen von der jeweiligen Realisierung ab, so dass 3 nur veranschaulichend ist. Somit hat beispielsweise der CMOS-Inverter S1 einen PMOS-Transistor T1, der eine Größe (d.h. Kanalbreite) von 2 Mikrometern hat, während der NMOS-Begleittransistor T2 in dem schnellen Pfad eine Größe von 4 Mikrometern hat. Da es der NMOS-Transistor T2 ist, der für ein Steuern des empfangenen in positive Richtung gehenden Übergangs (als ein in negative Richtung gehender Übergang am Knoten A) an den nächsten Inverter S2 verantwortlich ist, ist er der größere Transistor. Es wird angemerkt, dass die Ausgangslast (d.h. das Verhältnis der gesteuerten Transistoren, des PMOS-Transistors T3 und des NMOS-Transistors T4, zu dem Steuertransistor, dem NMOS-Transistor T2) 6 ist. In der folgenden Stufe schaltet der schnelle negative Übergang beim Knoten A einen relativ großen PMOS-Transistor T3 durch, um einen Knoten B schnell hoch zu ziehen. Der PMOS-Transistor T3 ist 20 Mikrometer breit und steu ert die Kapazität von Transistoren, die insgesamt 60 Mikrometer betragen, und hat daher eine Ausgangslast von nur 3.
Die Transistoren von nachfolgenden CMOS-Inverterstufen S3, S4 und S5 sind in einer gleichen Weise strukturiert. Der NMOS-Transistor T6 der Stufe S3 ist vergrößert und sein PMOS-Begleittransistor T5 ist kleiner hergestellt, wohingegen der PMOS-Transistor T7 von Stufe 4 vergrößert ist, während sein NMOS-Begleittransistor T8 kleiner hergestellt wurde.
Die Transistoren des zweiten Datenpfades 22 sind ähnlich strukturiert, außer dass die Steuertransistoren der Stufen S1', ..., S5' invertiert sind, da es der zweite oder in negative Richtung gehende Übergang 30 des Eingangssignals V_i ist, für den der Datenpfad optimiert ist. Somit sind die Größen der Transistoren T11, T14, T15, T18 und T19 der CMOS-Inverter S1', ..., S5' größer als die ihrer Begleiter.
Die Anzahl von in Serie geschalteten Invertern in Folge hängt von solchen Parametern wie der Kapazität der Last bei dem Schaltungsknoten 14 ab (1). Somit kann die Anzahl von Invertern S1, ..., S5, S1', ..., S5', vergrößert oder verkleinert werden, um die Verzögerung und die Last der bestimmten Situation anzupassen. Außerdem ist, wie es allgemein auf dem Gebiet bekannt ist, ein PMOS-Transistor etwa halb so leitfähig wie ein NMOS-Transistor der gleichen Größe. Somit würde er eine etwa zweimal so große Verzögerung wie der NMOS-Transistors haben, wenn er die gleiche Ausgangslast wie der NMOS hätte. Um die Verzögerung der PMOS-Transistoren gering zu halten, wird die sehr geringe PMOS-Ausgangslast von 3 gewählt.
Bei der Konstruktion der Datenpfade 20, 22 muss auch der folgende Nachteil berücksichtig werden: der andere Übergang, für den der Pfad nicht optimiert ist. Dieser Übergang wird durch die Datenpfade 20, 22 durch die kleineren Transistoren jedes CMOS-Inverters mit einer viel größeren Verzögerung propagiert, und wenn die Verzögerung zu groß ist, kann sie die Operation der Last bei dem Schaltungsknoten 14 ungünstig beeinflussen. Außerdem ist zu sehen, dass das Eingangssignal V_i auch bestimmte Einschränkungen dahingehend haben muss, dass es etwas gut verlaufen muss.
Die vorliegende Erfindung wurde soweit anhand einer Schaffung zweier getrennter Datenpfade zur Lieferung von Übergängen eines nichtperiodischen Signals an einen Schaltungsknoten mit übermäßiger Eile beschrieben. Sie kann jedoch auch verwendet werden, um sicherzustellen, dass ein Signal bei einem Schaltungsknoten ankommt, um eine Operation vor einer Ankunft eines weiteren unterschiedlichen Signals auszuführen oder um einen Abschluss eines Signals vor einem anderen für einen synchronisierten Betrieb voranzutreiben. Ein Beispiel einer derartigen Schaltung ist in Wortleitungs-Auswahlschaltungen zu finden, die in dynamischen Schreib-Lese-Speichern (DRAMs) verwendet werden, die mit CMOS-Technologie realisiert wurden. In einer DRAM-Wortleitungs-Auswahlschaltung gibt es einen Wortleitungs-Treibertransistor, dessen Gate-Potential auf einen Spannungspegel erhöht wird, der höher als die Versorgungsspannung ist. Für einen richtigen Betrieb der Wortleitungs-Steuerschaltung ist es zwingend erforderlich, dass die decodierte Adresse den Gate-Anschluss des Steuertransistors hoch zieht, bevor der Drain-Anschluss des Steuertransistors hoch gezogen wird, um das Urladen auszuführen. Die Technik der vorliegenden Erfindung kann verwendet werden, um diese Zeitgebungs-Randbedingung der DRAM-Wortleitungs-Auswahlschaltung zu erfüllen.
In 4 ist nun eine repräsentative Schaltung 58 veranschaulicht, die zwei Datenpfade logisch kombiniert, die verwendet werden, um die zwei Übergänge eines periodischen Signals zu propagieren, wobei das Signal so aufgepuffert wird, dass es eine große kapazitive Last (nicht gezeigt) steuern kann. 4 zeigt zwei Datenpfade 60 und 64, von denen jeder aus einer hintereinander geschalteten Reihe von CMOS-Invertern 60a, ..., 60k (einschließlich des NAND-Gatters 601 und des PMOS-Transistors T24) und 64a, ..., 64j (einschließlich eines NAND-Gatters 64k, eines CMOS-Inverters 641 und eines PMOS-Transistors T25) gebildet ist. Ein dritter Datenpfad 68, der CMOS-Inverter 68a, ..., 68f enthält, arbeitet, wie nachfolgend klar wird, indem er den Ausgang O2 in einem hohen oder tiefen Ruhezustand hält.
Der Datenpfad 60 ist so ausgelegt, dass er von dem Eingangsknoten 12 den in positive Richtung gehenden Übergang des Eingangssignals V_i an den Ausgangsknoten O2 propagiert. Somit sind die CMOS-Inverter 60a bis 60f in dem Datenpfad 60 und das CMOS-NAND-Gatter 601 so ausgelegt, dass der eine Transistor der CMOS-Paare, der für ein Steuern des besagten Übergangs an die nächste Stufe verantwortlich ist, vergrößert ist, während sein Begleittransistor in der Größe (innerhalb der Einschränkungen der daraus folgenden längeren Verzögerung, die bei einer Übertragung des zweiten Übergangs durch den Datenpfad 60 toleriert werden kann) verringert ist. Die ersten fünf Stufen des Datenpfades 60 können beispielsweise die fünf Stufen im Pfad 20 von 3 sein.
Der Datenpfad 64 (einschließlich des CMOS-NAND-Gatters 64k und des Inverters 641) ist ähnlich ausgelegt, außer dass er ein Propagieren des in negative Richtung gehenden Übergangs des Eingangssignals V_i von dem Eingangsknoten 12 zu dem Ausgangsknoten O2 optimiert. Die ersten fünf Stufen des Datenpfades 64 können beispielsweise die fünf Stufen im Pfad 22 von 3 sein.
Wie 4 zeigt, ist der Knoten A2 bei dem Ausgang des CMOS-Inverters 60f des Datenpfades 60 mit einem der zwei Eingänge des NAND-Gatters 601 gekoppelt; der andere Eingang empfängt das Ausgangssignal des CMOS-Inverters 60k. Ähnlich bildet der Ausgang des CMOS-Inverters 64e einen Knoten D2, der mit einem Eingang des NAND-Gatters 64k verbunden ist, wobei der andere Eingang das Ausgangssignal des Inverters 64j empfängt. Der Ausgang der Schaltung von 4 ist durch ein CMOS-Paar von Transistoren gebildet, wobei der PMOS-Transistor T24 und der NMOS-Transistor T25 mit der Versorgungsspannung Vcc bzw. Vss verbunden ist.
5 ist ein Zeitablaufplan, der eine Operation der Schaltung 58 veranschaulicht. Das Eingangssignal V_i ist als Signalform 72 gezeigt, und das resultierende Ausgangssignal (beim Knoten O2) ist als Signalform 74 veranschaulicht. Unter der Annahme, dass das Eingangssignal V_i eine Zeit lang tief gewesen ist, ist der Knoten A2 tief, wobei er den Ausgang des NAND 601 (Knoten C2) hoch steuert, damit der PMOS-Transistor aus ist. Außerdem ist der Knoten E2 tief, der Ausgang des NAND-Gatters 64k hoch, der Knoten F2 tief und der NMOS-Transistor T25 ebenfalls ausgeschaltet. Der Ausgangsknoten O2 wird durch den Datenpfad 68 tief gehalten, da der Knoten G1 hoch ist. Die CMOS-Inverter 68a, ..., 68f des Datenpfades 68 haben einen herkömmlichen Aufbau, haben gleiche Verzögerungen für steigende und fallende Übergänge und sind so ausgelegt, dass sie eine Verzögerung haben, die etwa gleich der schnellen Verzögerung in den anderen Pfaden ist. Es ist nicht die Funktion des Datenpfades 68, wie es die der übrigen Schaltung 58 ist, eine große kapazitive Last zu steuern. Vielmehr ist der Datenpfad 68 mit gerade so viel Verzögerung konstruiert, um das Eingangssignal V_i gerade wie die Ausgangsschalter an den Ausgangsknoten O2 zu propagieren, um den Ausgang in einem der beiden Zustände zu halten, den er annimmt. Um die richtige Verzögerung zu erzielen, werden sechs Stufen im Vergleich zu acht Stufen in den Pfaden 60 und 64 verwendet, und jede Stufe hat eine geringere Ausgangslast als jene in den Pfaden 60 und 64. Somit sind die Transistoren im Inverter 68f viel kleiner als T24 oder T25.
Wird zuerst der Datenpfad 60 anhand der beiden 4 und 5 betrachtet, erfährt zum Zeitpunkt t₀ das Eingangssignal V_i einen in positive Richtung gehenden Übergang. Bei (schnellen) Verzögerungen der sechs Inverter (60a, 60b, 60c, 60d, 60e und 60f) danach, zu einem Zeitpunkt t₆, folgt ein Knoten A2 mit einem in positive Richtung gehenden Übergang, wie es durch die Signalform 76 gezeigt ist. Es wird angemerkt, dass die Zeitbezeichnung t₆ 6 schnellen Inverterverzögerungen nach t₀ entspricht. Der Knoten B2, der ein verzögertes Inverses von Knoten A2 ist, schaltet erst nach den Verzögerungen der fünf Inverter (60g, 60h, 60i, 60j, und 60k) danach, zu einem Zeitpunkt t₁₁, auf einen Tiefpegel, wie es durch die Signalform 78 gezeigt ist. Somit sind beide Eingänge zu dem NAND-Gatter 601 vom Zeitpunkt t₆ bis zum Zeitpunkt t₁₁ hoch und sein Ausgang, der Knoten C2, wird vom Zeitpunkt t₇ bis zum Zeitpunkt t₁₂ tief, wie es durch die Signalform 80 gezeigt ist. Wenn der Knoten C2 tief wird, schaltet der PMOS-Transistor T24 durch, wobei er den Ausgangsknoten O2 zum Zeitpunkt t₈ auf die Versorgungsspannung Vcc zieht, wie es durch die Signalform 74 gezeigt ist.
Wenn der Knoten C2 zum Zeitpunkt t₁₂ auf hoch zurückkehrt, schaltet der PMOS-Transistor T24 als Vorbereitung für den nächsten negativen Übergang des Eingangssignals aus. Es ist der Datenpfad 68, der den Hochpegel beim Knoten O2 nach dem Zeitpunkt t₁₂ aufrechterhält. Da der Pfad 68 keine große kapazitive Last steuert, sind die Inverter 68a, 68b, 68c, 68d und 68e mit normaler Größe und relativ geringer Ausgangslast so ausgelegt, dass sie etwa zur gleichen Zeit wie die fallende Flanke des Signals beim Knoten C2 (d.h. zu einem Zeitpunkt t₇) eine fallende Flanke beim Knoten G1 erzeugen. Somit hält der Inverter 68f den Ausgangsknoten O2 auf einem Hochpegel, nachdem er durch einen großen PMOS-Transistor T24 mit geringer Unterstützung von einem relativ kleinen Inverter 68f hoch gesteuert wurde.
Beim Pfad 64 sind die Inverter 64a, 64b, 64c, 64d und 64e langsamer beim Propagieren der ansteigenden Flanke von V_i. Wie durch die Signalform 82 in 5 gezeigt ist, erfährt das Signal beim Knoten D2 bis zum Zeitpunkt t₁₄, der deutlich nach t₇ kommt, keinen fallenden Übergang. Der fallende Übergang beim Knoten D2 geht dem ansteigenden Übergang beim Knoten E2 voraus. Im Ergebnis bleibt der Knoten F2 tief, wobei er den NMOS-Transistor T25 ausgeschaltet hält. Wenn der NMOS T25 ausgeschaltet bleibt, kann er das frühe Hochziehen des Ausgangs durch den PMOS-Transistor P24 nicht stören, auch wenn der Knoten D2 noch nicht auf den ansteigenden Übergang des Eingangssignals reagiert hat.
Die höhere Geschwindigkeit des Datenpfades 64 wird verwirklicht, wenn das Eingangssignal V_i zum Zeitpunkt t₁₀₀ einen in negative Richtung gehenden Übergang erfährt. Diese fallende Flanke propagiert zum Zeitpunkt t₁₀₅ durch die CMOS-Inverter 64a–64e des zweiten Datenpfades 64 zum Knoten D2 (Signalform 82) und wird an einen Eingang des NAND-Gatters 64k angelegt. Der Knoten E2 fällt erst fünf Inverter-Verzögerungen (64f bis 64j), nachdem der Knoten D2 angestiegen ist, zum Zeitpunkt t₁₁₀ (Signalform 84). Somit sind für das Zeitfenster zwischen dem Zeitpunkt t₁₀₅ und t₁₁₀ beide Eingänge in das NAND-Gatter 64k hoch, wodurch verursacht wird, dass sein Ausgang zwischen t₁₀₆ und t₁₁₁ tief ist. Der Knoten F2 ist zwischen den Zeitpunkten t₁₀₇ und t₁₁₂ hoch. Dies schaltet den NMOS-Transistor T25 durch, wodurch der Ausgangsknoten O2 zum Zeitpunkt t₁₀₈ auf Vss gezogen wird. Während dieser Zeit ist der PMOS-Transistor T24 aus. (Der Knoten C2 ist hoch).
Der NMOS-Transistor T25 ist ausgeschaltet und beendet ein Steuern des Knoten O2 auf tief zum Zeitpunkt t₁₁₂, nachdem der Knoten F2 als Vorbereitung für den nächsten positiven Übergang des Eingangssignals auf tief gefallen ist. Von diesem Zeitpunkt an wird der Ausgangsknoten O2 durch den Datenpfad 68 bis zum nächsten (in positive Richtung gehenden) Übergang des Eingangssignals V_i, das den Zyklus erneut startet, in dem tiefen Zustand gehalten. Es wird angemerkt, dass der Ausgang, lange bevor der Knoten A2 auf tief schaltet, tief gesteuert wird. Das heißt, der langsame Pfad von Knoten A2 stört den schnellen Pfad von D2 nicht.
Schlussfolgernd bietet die vorliegende Erfindung ein Verfahren und eine Schaltungsanordnung zum Erhöhen der Geschwindigkeit einer Signalpropagation in CMOS-Logikschaltungen. Obwohl das Vorhergehende eine vollständige Beschreibung der bevorzugten Ausführungsform der vorliegenden Erfindung ist, können verschiedene Alternativen, Abwandlungen und Entsprechungen verwendet werden.

Claims

Vorrichtung zum Propagieren eines digitalen Signals des Typs, das erste Zustandsübergänge (28) von einem ersten digitalen Zustand zu einem zweiten digitalen Zustand und zweite Zustandsübergänge (30) von dem zweiten digitalen Zustand zu dem ersten digitalen Zustand besitzt, wobei die Vorrichtung umfasst: einen ersten Datenpfad (20), der einen ersten Eingang, der so angeschlossen ist, dass er das digitale Signal (V_i) empfängt, und einen Ausgang besitzt, wobei der erste Datenpfad so optimiert ist, dass er die ersten Zustandsübergänge (28) vom Eingang zum Ausgang mit geringerer Verzögerung als die zweiten Zustandsübergänge (30) propagiert; einen zweiten Datenpfad (22), der einen Eingang, der so angeschlossen ist, dass er das digitale Signal (V_i) empfängt, und einen Ausgang besitzt, wobei der zweite Datenpfad so optimiert ist, dass er die zweiten Zustandsübergänge (30) vom Eingang des zweiten Datenpfades zum Ausgang des zweiten Datenpfades mit geringerer Verzögerung als die ersten Zustandsübergänge (28) propagiert; eine Kombinationsschaltung (14), die an die Ausgänge (V₀, V₀') des ersten Datenpfades und des zweiten Datenpfades angeschlossen ist, um das digitale Signal, das durch den ersten bzw. den zweiten Datenpfad (20, 22) propagiert wird, logisch zu kombinieren; und einen dritten Datenpfad (68), der einen Eingang, der so angeschlossen ist, dass er das digitale Signal empfängt, und einen Ausgang, der an einen Ausgang der Kombinationsschaltung angeschlossen ist, besitzt, wobei der dritte Datenpfad (68) die ersten Zustandsübergänge und die zweiten Zustandsübergänge mit im Wesentlichen der gleichen Verzögerung propagiert; und wobei der erste und der zweite Datenpfad (20, 22) jeweils aus mehreren in Reihe geschalteten CMOS-Inverterstufen (S₁, ..., S₅, S₁', ..., S₅') gebildet sind; dadurch gekennzeichnet, dass abwechselnde CMOS-Inverterstufen des ersten Datenpfades (20) so konfiguriert sind, dass sie den ersten Zustandsübergang (28) mit geringerer Verzögerung als die zweiten Zustandsübergänge (30) durchlassen, wobei die anderen dieser CMOS-Inverter so konfiguriert sind, dass sie die zweiten Zustandsübergänge (30) mit geringerer Verzögerung als die ersten Zustandsübergänge (28) durchlassen; und abwechselnde CMOS-Inverter des zweiten Datenpfades (22) so optimiert sind, dass sie den zweiten Zustandsübergang (30) mit geringerer Verzögerung als die ersten Zustandsübergänge (28) durchlassen, wobei die anderen der CMOS-Inverterstufen des zweiten Datenpfades (22) so optimiert sind, dass sie den ersten Übergang (28) mit geringerer Verzögerung als den zweiten Zustandsübergang (30) durchlassen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Kombinationsschaltung umfasst: einen ersten Impulsgenerator (60g, ..., 60l), der an den Ausgang des ersten Datenpfades angeschlossen ist; und einen zweiten Impulsgenerator (64f, ..., 64k), der an den Ausgang des zweiten Datenpfades angeschlossen ist.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die in Reihe geschalteten CMOS-Inverterstufen im ersten Datenpfad jeweils einen PMOS-Transistor und einen NMOS-Transistor umfassen, die so gekoppelt sind, dass sie einen Reihenstrompfad bilden, und in abwechselnden dieser CMOS-Inverterstufen der entsprechende NMOS-Transistor so strukturiert ist, dass er den ersten Übergang mit geringerer Verzögerung propagiert als der entsprechende PMOS-Transistor den zweiten Übergang propagiert.
Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass der PMOS-Transistor jeder der anderen CMOS-Inverterstufen in dem ersten Datenpfad so strukturiert ist, dass er den ersten Übergang mit geringerer Verzögerung propagiert als der entsprechende NMOS-Transistor den zweiten Übergang propagiert.
Vorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass der NMOS-Transistor jeder der abwechselnden CMOS-Inverterstufen im ersten Datenpfad so gefertigt ist, dass seine Ausgangslast größer als jene des entsprechenden PMOS-Transistors ist.
Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass der PMOS-Transistor jeder der anderen CMOS-Inverterstufen im ersten Datenpfad so strukturiert ist, dass er eine größere Ausgangslast als der entsprechende NMOS-Transistor besitzt.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die mehreren in Reihe geschalteten CMOS-Inverterstufen im ersten und im zweiten Datenpfad jeweils einen PMOS-Transistor und einen NMOS-Transistor umfassen, die miteinander gekoppelt sind, um das digitale Signal zu empfangen, das durch den ersten und den zweiten Datenpfad propagiert wird, und um einen Reihenstrompfad zwischen einer ersten Spannung und einer zweiten, niedrigeren Spannung zu bilden, wobei in abwechselnden CMOS-Inverterstufen des ersten Datenpfades der entsprechende NMOS-Transistor so strukturiert ist, dass er den ersten Übergang mit geringerer Verzögerung propagiert als der entsprechende mit ihm gekoppelte PMOS-Transistor den zweiten Übergang propagiert, und wobei in abwechselnden CMOS-Inverterstufen des zweiten Datenpfades der entsprechende PMOS-Transistor so strukturiert ist, dass er den zweiten Übergang mit einer geringeren Verzögerung propagiert als der mit ihm gekoppelte NMOS-Transistor den ersten Übergang propagiert.
Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass die NMOS-Transistoren abwechselnder CMOS-Inverterstufen im ersten Datenpfad und die PMOS-Transistoren der abwechselnden CMOS-Inverterstufen im zweiten Datenpfad so strukturiert sind, dass sie eine geringere Ausgangslast als die mit ihnen gekoppelten PMOS- bzw. NMOS-Transistoren haben.
Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die Kombinationsschaltung ferner umfasst: einen Pull-up-Transistor (T24), der mit dem Ausgang des ersten Impulsgenerators gekoppelt ist und den Ausgangsanschluss der CMOS-Schaltung mit einer positiven Leistungsversorgungsspannung koppelt, wenn er durchschaltet; und einen Pull-down-Transistor (T25), der mit dem Ausgang des zweiten Impulsgenerators gekoppelt ist und den Ausgangsanschluss der CMOS-Schaltung mit einer negativen Leistungsversorgungsspannung oder mit Masse koppelt, wenn er durchschaltet.
Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass sowohl der erste als auch der zweite Impulsgenerator umfasst: eine ungerade Anzahl von in Reihe geschalteten Invertern mit einem Eingang, der an einen Ausgang des entsprechenden Datenpfades angeschlossen ist, und mit einem Ausgang; und ein NAND-Gatter, wovon ein erster Eingang mit dem Ausgang des entsprechenden Datenpfades und mit dem Ausgang der in Reihe geschalteten Inverter gekoppelt ist.
Vorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der Pull-up-Transistor ein PMOS-Transistor ist, wovon ein Gate-Anschluss an den Ausgang des ersten Impulsgenerators angeschlossen ist, ein Source-Anschluss an die positive Leistungsversorgung angeschlossen ist und ein Drain-Anschluss an einen Ausgangsanschluss der Vorrichtung angeschlossen ist, und wobei der Pull-down-Transistor ein NMOS-Transistor ist, wovon ein Gate-Anschluss an den Ausgang des zweiten Impulsgenerators angeschlossen ist, ein Source-Anschluss an die negative Leistungsversorgung oder an Masse angeschlossen ist und ein Drain-Anschluss an den Ausgangsanschluss der Vorrichtung angeschlossen ist.