DE19709229B4

DE19709229B4 - Dynamische Tag-Vergleichsschaltung

Info

Publication number: DE19709229B4
Application number: DE19709229A
Authority: DE
Inventors: John G. Fort Collins McBride
Original assignee: Hewlett Packard Co
Current assignee: Hewlett Packard Development Co LP
Priority date: 1996-05-01
Filing date: 1997-03-06
Publication date: 2004-01-15
Anticipated expiration: 2017-03-07
Also published as: JP3935239B2; JPH1091520A; GB2312768B; GB9708983D0; DE19709229A1; US5765194A; GB2312768A

Abstract

Dynamische Tag-Vergleichsschaltung (10) mit
einer Adressenvergleichsschaltung (12) zum Empfangen eines ersten Adressensignals (A) und eines zweiten Adressensignals (B) und zum Erzeugen eines Adressenfehlgriffsignals (TREFFER-1), wenn das erste Adressensignal (A) und das zweite Adressensignal (B) verschieden sind; und
einer Zwangsfehlgriffschaltung (14) zum Erzeugen des Adressenfehlgriffsignals (TREFFER-1) beim Empfang von zumindest einem Zwangsfehlgriffeingangssignal (AH; BH) und einem Freigabesignal (A, NA), das während der Auswertungsphase (5) die Schaltung (51; 53), die das zumindest eine Zwangsfehlgriffeingangssignal (AH; BH) empfängt, freigibt.

Description

Die vorliegende Erfindung bezieht sich auf eine dynamische Tag-Vergleichsschaltung für die Verwendung in einem Cache, um den Zeitablauf zwischen einem Adressenvergleichsfehlgriff mit einem Zwangsfehlgriff zu koordinieren.
Im allgemeinen ist ein Cache-Speicher ein Hochgeschwindigkeitszwischenspeicherpuffer, welcher Befehle und Daten enthält, auf die im vorhergehenden zugegriffen wurde: Wenn aus dem Cache-Speicher Inhalte ausgelesen werden, vergleicht eine Tag-Vergleichsschaltung eine Adresse von einem Cache-Tag-RAM mit einer Adresse, die von einem Adressenumsetzer empfangen wurde, oder mit einer anderen Adresse von dem CPU, um zu bestimmen, ob die Adressen übereinstimmen. Falls eine Übereinstimmung auftritt, wird festgestellt, daß ein Befehl, der parallel zu der Adresse von dem Adressenumsetzer oder einer anderen Adresse wiedergewonnen wird, gültig ist und verarbeitet werden kann. Der Vergleich zwischen den Adressen muß mit einer sehr hohen Geschwindigkeit durchgeführt werden, damit der Cache als Hochgeschwindigkeitsspeicherpuffer arbeitet.
Manchmal ist es erwünscht, einen Fehlgriff in der Tag-Vergleichsschaltung zu erzwingen. D. h. mit anderen Worten, daß selbst wenn die Ergebnisse der Tag-Vergleichsschaltung anzeigen, daß die Adresse von dem Cache-Tag-RAM und die Adresse von dem Adressenumsetzer gleich sind, dennoch ein Fehlgriff festgestellt werden soll, derart, daß sich der wiedergewonnene Befehl als ungültig herausstellen würde. Beispielsweise kann ein Zwangsfehlgriff erwünscht sein, wenn der Cache gesperrt ist, wenn auf den Eingangs/Ausgangs-Raum zugegriffen wird, oder wenn in den Cache geschrieben wird. Dies sind Beispiele dafür, wann ein Zwangsfehlgriff erwünscht sein kann.
Eine Art und Weise, mit welcher eine Zwangsfehlgriffschaltungsanordnung zu einer Tag-Vergleichsschaltung hinzugefügt werden kann, besteht darin, daß eine zusätzliche Logikschaltungsanordnung extern für sich an die Vergleichsschaltung hinzugefügt wird. Beispielsweise kann ein Ausgangssignal aus der Tag-Vergleichsschaltung zusammen mit einem Zwangsfehlgriffsignal in ein ODER-Gatter eingegeben werden. Falls eines der zwei Eingangssignale in das ODER-Gatter hoch ("high") ist, zeigt die Schaltung an, daß ein Fehlgriff aufgetreten ist. Falls alternativ sowohl das Ausgangssignal aus der Tag-Vergleichsschaltung als auch das Zwangsfehlgriffsignal niedrig ("low") ist, dann zeigt die Schaltung an, daß ein Treffer aufgetreten ist und die Verarbeitung mit dem wiedergewonnenen Befehl fortgeführt werden kann.
Ein Nachteil dieser zusätzlichen Logikschaltungsanordnung besteht jedoch darin, daß eine zusätzliche Verzögerung eingebracht wird. Die zusätzliche Verzögerung reduziert die Geschwindigkeit der Schaltung, wodurch die Geschwindigkeit der Verarbeitungseinrichtung reduziert wird. Die zusätzliche Verzögerung bewirkt ferner, daß die Ergebnisse von der Tag-Vergleichsschaltung zu einem unterschiedlichen Zeitpunkt als die Ergebnisse von der Zwangsfehlgriffschaltung verfügbar sind. Die Verzögerung zwischen den Ergebnissen beeinflußt die Schaltungen, die dem dynamischen Tag-Vergleich nachgeschaltet sind, indem es erforderlich ist, daß diese nachgeschalteten Schaltungen die Unterschiede in den Verzögerungen zwischen den zwei Sätzen von Ergebnissen handhaben. Die zusätzliche Logikschaltungsanordnung führt daher eine Verzögerung ein, welche die Geschwindigkeit der gesamten Verarbeitungseinrichtung reduziert und die Schaltungsanordnung, die der Tag-Vergleichsschaltung nachgeschaltet ist, kompliziert.
Ein weiterer Nachteil dieser zusätzlichen Logikschaltungsan ordnung besteht darin, daß die Unterschiede im Zeitablauf zwischen den zwei Sätzen von Ergebnissen die Charakterisierung und Bewertung eines Chips, der die Tag-Vergleichsschaltung beinhaltet, komplizieren. Die Bewertung der Vergleichsschaltung ist kompliziert, da sich das Verhalten des Chips abhängig davon unterscheidet, wo der Fehlgriff entsteht, d. h. ob derselbe von der Tag-Vergleichsschaltung oder von der Zwangsfehlgriffschaltung kommt. Die Charakterisierung ist kompliziert, da der Chip auf eine Art und Weise mit einem Fehlgriff von der Tag-Vergleichsschaltung und auf eine andere Art und Weise mit einem Fehlgriff von der Zwangsfehlgriffschaltung arbeiten kann, wodurch der Chip basierend auf unterschiedlichen Eingangssignalen unterschiedlich arbeitet. Die Charakterisierung ist außerdem kompliziert, da der Unterschied im Zeitablauf bewirkt, daß die Aufgabe des Nachverfolgens der Geschwindigkeitswege schwieriger wird. Somit kompliziert die zusätzliche Logikschaltungsanordnung zusätzlich zum Einbringen von Verzögerungen auch die Bewertung und Charakterisierung eines Chips, der die dynamische Vergleichsschaltungsanordnung enthält.
Als Alternative zu der zusätzlichen Logikschaltungsanordnung kann die dynamische Vergleichsschaltungsanordnung abgeändert werden, um die Zwangsfehlgriffsignale zu einem früheren Zeitpunkt zu erzeugen, wodurch die Ergebnisse des Zwangsfehlgriffes vor den Ergebnissen der Tag-Vergleichsschaltung auftreten würden. Diese Alternative ist jedoch nicht ohne weiteres zu erreichen oder ist vielleicht sogar überhaupt nicht ausführbar und würde ein erneutes Entwerfen der Logikschaltungsanordnung erfordern, die die Zwangsfehlgriffsignale erzeugt, damit dieselben früher auftreten und gleich gehalten werden. Es ist daher schwierig, die Ergebnisse der Zwangsfehlgriffschaltung vor den Ergebnissen der Tag-Vergleichsschaltung zu erzeugen.

Die EP 626 644 A1 betrifft eine Schaltung mittels der fehlerhafte Bits in einem Cache-Speicher markiert werden können, um zu vermeiden, daß ein Mikroprozessor auf diese Bits zugreift. Hierfür ist ein sogenannter TAG-RAM vorgesehen, welcher mit der Adresse der falschen Datenbits bzw. der TAG-Bits derart programmiert ist, daß, wenn der Mikroprozessor auf diese Adresse zugreift, ein Komparator innerhalb des TAG-RAM ein Signal erzeugt, welches eine MISS-Bedingung ausgibt, welche das Ausgangssignal des TAG-RAM ist. Die jeweiligen Adressen in dem Cache-Speicher oder in dem TAG-Speicher, die fehlerhaft sind, werden adressiert, und wenn eine Adresse eines Bereichs eines fehlerhaften Bits an den TAG-RAM angelegt wird, wird ein Signal mit einem niedrigen Logikpegel ausgegeben, und über das NAND-Gatter wird ein Fehlersignal an einen Schalter geleitet, der in seinem geöffneten Zustand ist, wenn das. Fehlersignal auf einem hohen logischen Pegel ist, so daß die Ausgangsleitung auf einen niedrigen logischen Pegel gezogen wird, der einen MISS-Zustand anzeigt. Ferner werden die Adressen mit Gatter verglichen, und abhängig von der Ausgabe dieser Gatter wird ein HIT- oder MISS-Signal ausgegeben. Wird jedoch das Fehlersignal an den Schalter angegeben, wird ein MISS-Signal ausgegeben, unabhängig davon, ob ein Treffer oder ein Fehlgriff im Cache-Speicher festgestellt wurde.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine dynamische Vergleichsschaltung zu schaffen, welche die Ergebnisse eines Zwangsfehlgriff Zeitablauf-konsistent mit den Ergebnissen von einem Adressenvergleich bereitstellen kann.

Diese Aufgabe wird durch eine dynamische Tag-Vergleichsschaltung gemäß Anspruch 1 gelöst.

Gemäß der Erfindung wird das Ausgangssignal der Adressenvergleichsschaltung nicht zusammen mit einem Zwangsfehlgriffsignal durchgeschaltet, wie es bei früheren Cache-Speichern der Fall war. Vielmehr beseitigt die Zwangsfehlgriffschaltung dieses zusätzliche Gatter und folglich die Verzögerung, die dem Gatter zugeordnet ist. Da die Zwangsfehlgriffschaltung ihr Ausgangssignal zum gleichen Zeitpunkt wie die Adressenvergleichsschaltung erzeugt, wird der Entwurf der Schaltungen, die der Tag-Vergleichsschaltung nachgeschaltet sind, nicht durch eine Verzögerung zwischen den unterschiedlichen Fehlgrifftypen, nämlich einem Zwangsfehlgriff und einem Adressenfehlgriff, beeinflußt. Die Cache-Speicher, die die Tag-Vergleichsschaltung enthalten, können ferner mit höheren Geschwindigkeiten arbeiten, da die Zwangsfehlgriffausgangssignale bezüglich der Adressenfehlgriffsignale nicht verzögert sind.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 eine dynamische Tag-Vergleichsschaltung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;
2(A) ein EXKLUSIV-ODER-Gatter und einen Pull-down-Transistors, die in 1 gezeigt sind;
2(B) einen Invertierer zur Verwendung in der dynamischen Tag-Vergleichsschaltung in 1;
3 eine Pull-up-Schaltung, die in 1 gezeigt ist;
4 eine Zwangsfehlgriffschaltung, die in 1 gezeigt ist; und
5 ein Zeitablaufdiagramm zur Erläuterung des Betriebs der dynamischen Tag-Vergleichsschaltung in 1.
Im folgenden wird nun detailliert auf das bevorzugte Ausführungsbeispiel der Erfindung Bezug genommen. Unter Bezugnahme auf 1 weist eine dynamische Tag-Vergleichsschaltung 10 gemäß einem bevorzugten Ausführungsbeispiel eine Adressenvergleichsschaltung 12, eine Zwangsfehlgriffschaltung 14 und eine Pull-up-Schaltung 16 auf.
Die Adressenvergleichsschaltung 12 bestimmt, ob ein Adressensignal A, das von einem Cache-Tag-RAM erzeugt wird, und ein Adressensignal B, das von einem Adressenumsetzer erzeugt wird, verschieden sind. Das Cache-Tag-RAM und der Adressenumsetzer sind bekannte Elemente und sind demgemäß in den Zeichnungen weggelassen, um die Beschreibung der Erfindung zu vereinfachen. Falls sich die Adressensignale A und B unterscheiden, erzeugt die Adressenvergleichsschaltung 12 ein Fehlgriffsignal.
Die Zwangsfehlgriffschaltung 14 erzeugt beim Empfang eines beliebigen Zwangsfehlgriffseingangssignals, wie z. B. eines Zwangsfehlgriffssignals AH und eines Zwangsfehlgriffssignals BH, und beim Auftreten eines weiteren Ereignisses ein Zwangsfehlgriffausgangssignal als Adressenfehlgriffsignal, wie dies nachfolgend beschrieben wird. Wie es aus der nachfolgenden Beschreibung offensichtlich wird, erzwingt das Zwangsfehlgriffausgangssignal, daß die Tag-Vergleichsschaltung 10 arbeitet, als ob ein Fehlgriff zwischen den zwei Adressensignalen A und B auftritt, ungeachtet dessen, ob die zwei Adressensignale zueinander verschieden sind. Das Zwangsfehlgriffsignal AH und das Zwangsfehlgriffsignal BH werden durch eine herkömmliche Schaltungsanordnung erzeugt, welche weggelassen wurde, um die Beschreibung der Erfindung zu vereinfachen.
Das andere Ereignis zum Freigeben der Zwangsfehlgriffschaltung 14, um ein Zwangsfehlgriffausgangssignal zu erzeugen, ist der Empfang von zumindest einem Bit des Adressensignals A von dem Cache-Tag-RAM. Bei dem in 1 gezeigten Beispiel empfängt die Zwangsfehlgriffschaltung 14 sowohl das neunte Bit des Adressensignals A als auch das neunte Bit eines Adressensignals NA. Das Adressensignal NA ist eine invertierte Form des Adressensignals A während einer Bewertungsphase des Betriebs für die Tag-Vergleichsschaltung 10 und wird mit dem Adressensignal A während einer Vorladephase des Betriebs niedrig gehalten. Es sollte offensichtlich sein, daß die Zwangsfehlgriffschaltung 14 alternativ andere Bits der Adressensignale A und NA empfangen kann, und daß das neunte Bit ausgewählt wurde, da das Bit zweckmäßigerweise in unmittelbarer Nähe der Tag-Vergleichsschaltung 10 angeordnet wurde.
Vor der Erzeugung eines Fehlgriffsignals entweder durch die Adressenvergleichsschaltung 12 oder die Zwangsfehlgriffschaltung 14 empfängt die Pull-up-Schaltung 16 ein Taktsignal CK und lädt einen Kondensator 24 auf ein Potential vor, wodurch an eine Signalleitung TREFFER-1 ("HIT1") ein logischer Wert von "1" angelegt wird. Der Kondensator 24 stellt vorzugsweise die kapazitive Komponente der Signalleitung TREFFER-1 dar, wobei derselbe jedoch zusätzlich oder alternativ ein diskretes kapazitives Element oder die kapazitive Komponente der Feldeffekttransistoren, die mit der Signalleitung TREFFER-1 verbunden sind, aufweisen kann.
Die Adressenvergleichsschaltung 12 umfaßt, wie es sehr detailliert in 2 gezeigt ist, eine Mehrzahl von EXKLUSIV-ODER-Gattern 18 und Transistoren 20, wobei lediglich ein Paar derselben gezeigt ist. Jedes EXKLUSIV-ODER-Gatter 18 empfängt ein Bit des Adressensignals A von dem Cache-Tag-RAM, das gleiche Bit des Adressensignals NA und das gleiche Bit des Adressensignals B von dem Adressenumsetzer. Die EXKLUSIV-ODER-Gatter 18 arbeiten derart, um lediglich dann ein hohes Signal auszugeben, wenn das Adressensignal A hoch und B niedrig ist, oder wenn das Adressensignal NA hoch und das Adressensignal B niedrig ist. In diesen Situationen sind die Adressensignale A und B zueinander verschieden, wobei der Transistor 20, der den ungleichen Adressen zugeordnet ist, an seinem Gateanschluß ein hohes Signal empfängt, wodurch derselbe leitfähig wird. Nachdem der Transistor 20 leitfähig ist, wird der vorgeladene Kondensator 24 entladen, wobei das Potential auf der Leitung TREFFER-1 auf Masse abfällt.
Wenn sich eines der Bits in den Adressensignalen A und B voneinander unterscheidet, schaltet somit das Ausgangssignal aus diesem jeweiligen Exklusiv-ODER-Gatter 18 den zugeordneten Transistor 20 ein, um den Kondensator 24 zu entladen, und um dadurch anzuzeigen, daß ein Fehlgriff aufgetreten ist. Falls andererseits alle Bits der Adressensignale A und B zueinander gleich sind, dann wird das Ausgangssignal jedes EXKLUSIV-ODER-Gatters 18 ein niedriges Signal sein, woraufhin keiner der Transistoren 20 leitfähig wird. Da die Transistoren 20 nicht eingeschaltet sind, wenn die Adressensignale A und B zueinander gleich sind, wird das Potential auf der Leitung TREFFER-1 nicht entladen, sondern bleibt vielmehr hoch, um anzuzeigen, daß ein Treffer aufgetreten ist.
Die Tag-Vergleichsschaltung 10 umfaßt ferner einen Transistor 22 mit einem Gateanschluß, der mit dem Taktsignal CK verbunden ist, mit einem Drainanschluß, der mit den Sourceanschlüssen der Transistoren 20 verbunden ist, und mit einem Sourceanschluß, der mit Masse verbunden ist. Der Transistor 22 ist nicht leitfähig, wenn das Taktsignal niedrig ist, was dem entspricht, wenn die Pull-up-Schaltung 16 die Leitung TREFFER-1 vorlädt. Als Ergebnis kann die TREFFER-1-Leitung mittels der Adressenvergleichsschaltung 12 während der Vorladephase des Betriebs für die Tag-Vergleichsschaltung 10 nicht mit Masse verbunden werden. Wenn das Taktsignal CK hoch wird, wodurch die Tag-Vergleichsschaltung 10 in der Bewertungsphase des Betriebs plaziert wird, verbindet der Transistor 22 jedoch die Sourceanschlüsse der Transistoren 20 mit Masse, wodurch die Adressenvergleichsschaltung 12 das Potential auf der Leitung TREFFER-1 entladen kann, falls die Adressen A und B nicht miteinander übereinstimmen.
Nun wird auf 2(A) Bezug genommen. Das EXKLUSIV-ODER-Gatter 18 umfaßt ein erstes Paar von MOSFET-Transistoren 31 und 32, deren Sourceanschlüsse und Drainanschlüsse miteinander verbunden sind, und ein zweites Paar von MOSFET-Transistoren 33 und 34, deren Sourceanschlüsse und Drainanschlüsse miteinander verbunden sind. Das erste Paar der MOSFET-Transistoren 31 und 32 empfängt ein Bit des Adressensignals A an ihren Drainanschlüssen, während das zweite Paar der MOSFET- Transistoren 33 und 34 das gleiche eine Bit des invertierten Adressensignals NA empfängt. Der Gateanschluß des MOSFET-Transistors 31 empfängt das gleiche eine Bit eines Adressensignals NB, welches das invertierte Adressensignal B ist, und der MOSFET-Transistor 32 weist einen Invertierer an seinem Gateanschluß auf, um das Bit von dem Adressensignal B zu empfangen. Hinsichtlich des anderen Paars der MOSFET-Transistoren 33 und 34 weist der MOSFET-Transistor 33 einen Invertierer an seinem Gateanschluß zum Empfangen des Bits von dem Adressensignal NB auf, wobei der MOSFET-Transistor 34 das Bit von dem Adressensignal B an seinem Gateanschluß empfängt.
Während der Bewertungsphase des Betriebs ist lediglich ein Paar der MOSFET-Transistoren 31 und 32 oder 33 und 34 leitfähig. Genauer gesagt, wenn das Bit des Adressensignals B hoch ist, dann sind die MOSFET-Transistoren 33 und 34 leitfähig, und wenn das Bit des Adressensignals B niedrig ist, dann sind die MOSFET-Transistoren 31 und 32 leitfähig. Ferner ist lediglich eines der Bits von dem Adressensignal A oder von dem Adressensignal NA hoch.
Wenn beide Bits von den Adressensignalen A und B niedrig sind, sind folglich die MOSFET-Transistoren 31 und 32 leitfähig, wobei dieselben bewirken, daß der niedrige Wert von dem Adressensignal A zu dem Gateanschluß des Transistors 20 durchgeführt wird. Falls andererseits beide Bits von den Adressensignalen A und B hoch sind, dann sind die MOSFET-Transistoren 33 und 34 leitfähig, wobei dieselben bewirken, daß der niedrige Wert von dem Adressensignal NA zu dem Gateanschluß des Transistors durchgeführt wird. Wenn die Bits von den Adressensignalen A und B zueinander gleich sind, bleibt folglich das Ausgangssignal des EXKLUSIV-ODER-Gatters 18 niedrig, der Transistor 20 bleibt weiterhin nicht-leitfähig und der Kondensator 24 bleibt weiterhin auf dem Potential vorgeladen. Wenn sich im Gegensatz dazu die Bits von den Adressensignalen A und B unterscheiden, wird das eine Paar der MOSFET-Transistoren 31 und 32 oder 33 und 34, wel ches leitfähig ist, einen hohen Wert entweder von dem Adressensignal A oder NA durchführen, um den Transistor 20 einzuschalten und den Kondensator 24 zu entladen, wodurch angezeigt wird, daß ein Fehlgriff aufgetreten ist.
Eine Schaltung zum Invertieren des Adressensignals B in das Adressensignal NB ist in 2(B) gezeigt und weist ein Paar von MOSFET-Transistoren 37 und 38 auf. Der Sourceanschluß des MOSFET-Transistors 37 ist mit einer Spannungsquelle V_DD verbunden, der Drainanschluß desselben ist mit dem Drainanschluß des MOSFET-Transistors 38 verbunden und an dem Gateanschluß desselben ist ein Invertierer angeordnet, welcher sowohl mit dem Gateanschluß des MOSFET-Transistors 38 als auch mit dem Adressensignal B verbunden ist. Der MOSFET-Transistor 37 ist gemäß der üblichen Darstellung von PFETs mit einem Invertierer an seinem Gateanschluß dargestellt. Der Sourceanschluß des MOSFET-Transistors 38 ist mit Masse GND verbunden, wobei der gemeinsame Anschluß zwischen dem Drainanschluß des MOSFET-Transistors 38 und dem Sourceanschluß des MOSFET-Transistors 37 das Adressensignal NB erzeugt. Die Schaltung in 2(B) arbeitet auf eine bekannte Art und Weise, indem bewirkt wird, daß der MOSFET-Transistor 38 leitet und das Adressensignal NB auf Masse legt, wenn das Adressensignal B hoch ist, und indem bewirkt wird, daß der MOSFET-Transistor 37 leitet und das Adressensignal NB auf die Spannungsquelle VDD legt, wenn das Adressensignal B niedrig ist.
Eine detailliertere schematische Darstellung der Pull-up-Schaltung 16 ist in 3 gezeigt und weist ein Paar von MOSFET-Transistoren 43 und 44 zum Invertieren des Signals auf der TREFFER-1-Leitung auf. Wenn ein Treffer bei der Tag-Vergleichsschaltung 10 auftritt, ist die TREFFER-1-Leitung bei dem gezeigten Beispiel hoch (TREFFER-H), und wird nach dem Durchlaufen der invertierenden MOSFET-Transistoren 43 und 44 niedrig (TREFFER-N). Die Pull-up-Schaltung 16 umfaßt ferner einen PFET-Transistor 41 zum Empfangen des Taktsignals CK an seinem Gateanschluß und zum Vorladen des Kon densators 24, und damit der Leitung TREFFER-1, während des Niederphasenabschnittes des Taktsignals CK.
Die Schaltung 16 umfaßt ferner einen MOSFET-Transistor 42 zum Halten oder Speichern des Potentials auf der Leitung TREFFER-1. Die Schaltung 16 hält vorzugsweise das Potential auf der Leitung TREFFER-1, da eine gewisse Ableitung über die Zwangsfehlgriffschaltung 14 oder über den Transistor 20 auftreten kann. Wenn das Signal auf der Leitung TREFFER-1 hoch ist, wird der Transistor 42 leitfähig, um das Signal auf die Spannungsquelle V_DD zu legen. Wenn andererseits das Signal auf der Leitung TREFFER-1 niedrig ist, weist die Schaltung 16 einen MOSFET-Transistor 45 auf, um das Niederpegelsignal auf Masse GND zu legen.
Nun wird auf 4 Bezug genommen. Die Zwangsfehlgriffschaltung 16 weist MOSFET-Transistoren 51 bis 54 auf. Die MOSFET-Transistoren 51 und 53 empfangen die Zwangsfehlgriffsignale AH bzw. BH an ihren Gateanschlüssen, wobei jeweils ihre Sourceanschlüsse miteinander und ihre Drainanschlüsse miteinander verbunden sind. Die Drainanschlüsse der Transistoren 51 und 53 sind ferner auf die Leitung TREFFER-1 gelegt. Die MOSFET-Transistoren 52 und 54 empfangen ein Bit der Adressensignale A bzw. NA an ihren Gateanschlüssen, wobei ihre Sourceanschlüsse miteinander und ihre Drainanschlüsse miteinander verbunden sind. Die Drainanschlüsse der MOSFET-Transistoren 52 und 54 sind mit den Sourceanschlüssen der MOSFET-Transistoren 51 und 53 verbunden, wodurch eine Leitung I1 definiert wird, und ihre Sourceanschlüsse sind mit einer Leitung TREFFER-G verbunden, welche, wie es in 1 gezeigt ist, mit dem Transistor 22 und somit mit Masse GND verbunden ist, während das Taktsignal CK hoch ist.
Die Zwangsfehlgriffschaltung 16 arbeitet derart, daß die MOSFET-Transistoren 51 und 53 nicht leiten und das Potential auf der Leitung TREFFER-1 nicht durch die Zwangsfehlgriffschaltung 16 beeinflußt wird, wenn weder das Zwangsfehlgriffsignal AH noch BH ankommt. Wenn andererseits entweder einer oder sogar beide der Transistoren 51 oder 53 leitfähig werden, wird einer oder werden beide der Transistoren 51 oder 53 leitfähig und die Leitung TREFFER-1 wird auf die Zwischenleitung I1 gelegt. Sobald die Adressensignale A und NA ankommen, wird einer der zwei Transistoren 52 oder 54 leitfähig, um zu ermöglichen, daß der Kondensator 24 mittels eines Stromwegs über die Zwangsfehlgriffschaltung 16 und den Transistor 22 nach Masse entladen wird.
Der Betrieb der gesamten dynamischen Tag-Vergleichsschaltung 10 wird nun bezugnehmend auf die 1 bis 4 und zusätzlich zu einem in 5 gezeigten Zeitablaufdiagramm zusammengefaßt. Während der Vorladephase des Betriebs, während das Taktsignal CK niedrig ist, lädt der MOSFET-Transistor 41 in der Pull-up-Schaltung 16 den Kondensator 24 im wesentlichen auf das Potential VDD vor. Als nächstes tritt daraufhin die Bewertungsphase auf, die von der Adressenvergleichsschaltung 12 und der Zwangsfehlgriffschaltung 14 durchgeführt wird, während das Taktsignal hoch ist. Genauer gesagt basiert der Zeitablauf der Bewertung auf dem Eintreffen der dynamischen Adressensignale A und NA, welche während des Vorladens niedrig gehalten werden. Das Adressensignal B und die Zwangsfehlgriffsignale AH und BH sind statische Signale und müssen vor dem Eintreffen der Adressensignale A und NA, und bis das Taktsignal CK niedrig wird, stabil sein.
Basierend auf den Ergebnissen der Adressenvergleichsschaltung 12 und der Zwangsfehlgriffschaltung 14 bleibt das Potential an dem Kondensator 24 und auf der Leitung TREFFER-1 entweder hoch, um einen Treffer anzuzeigen, oder wird nach Masse entladen, um einen Fehlgriff anzuzeigen, wobei der Fehlgriff entweder ein Adressenfehlgriff oder ein Zwangsfehlgriff sein kann. Das Potential auf der Leitung TREFFER-1 wird von der Pull-up-Schaltung 16 invertiert und auf eine Leitung TREFFER-N ausgegeben.
Da die Zwangsfehlgriffschaltung 16 zumindest ein Bit von dem Adressensignal A empfängt, gibt die Zwangsfehlgriffschaltung 14 vorteilhafterweise ihre Ergebnisse zum gleichen Zeitpunkt aus, zu dem die Adressenvergleichsschaltung 12 ihre Ergebnisse ausgibt. Dieser konsistente Zeitablauf zwischen einem Zwangsfehlgriff und einem Adressenfehlgriff vereinfacht die Charakterisierung und Bewertung eines Chips oder einer Schaltung, die die Tag-Vergleichsschaltung 10 enthält, weitgehend.
Während die Erfindung vorzugsweise mit MOSFET-Transistoren implementiert ist, kann die Tag-Vergleichsschaltung beispielsweise alternativ mit einem anderen Technologietyp implementiert werden. Obwohl beschrieben wurde, daß die Zwangsfehlgriffschaltung 16 sowohl das Zwangsfehlgriffsignal AH als auch das Zwangsfehlgriffsignal BH empfängt, kann die Zwangsfehlgriffschaltung 14 auch eine größere oder kleinere Anzahl von Zwangsfehlgriffeingangssignalen empfangen.

Claims

Dynamische Tag-Vergleichsschaltung (10) mit einer Adressenvergleichsschaltung (12) zum Empfangen eines ersten Adressensignals (A) und eines zweiten Adressensignals (B) und zum Erzeugen eines Adressenfehlgriffsignals (TREFFER-1), wenn das erste Adressensignal (A) und das zweite Adressensignal (B) verschieden sind; und einer Zwangsfehlgriffschaltung (14) zum Erzeugen des Adressenfehlgriffsignals (TREFFER-1) beim Empfang von zumindest einem Zwangsfehlgriffeingangssignal (AH; BH) und einem Freigabesignal (A, NA), das während der Auswertungsphase (5) die Schaltung (51; 53), die das zumindest eine Zwangsfehlgriffeingangssignal (AH; BH) empfängt, freigibt.
Dynamische Tag-Vergleichsschaltung gemäß Anspruch 1, bei der die Adressenvergleichsschaltung (12) ein EXKLUSIV-ODER-Gatter (18) für jedes Bit des ersten Adressensignals (A) und des zweiten Adressensignals (B) aufweist, wobei jedes EXKLUSIV-ODER-Gatter (18) ein jeweiliges Bit des ersten Adressensignals (A), ein invertiertes jeweiliges Bit (NA) des ersten Adressensignals (A) und. ein jeweiliges Bit des zweiten Adressensignals (B) empfängt.
Dynamische Tag-Vergleichsschaltung gemäß Anspruch 1 oder 2, bei der die Zwangsfehlgriffschaltung (14) folgende Merkmale aufweist: einen ersten MOSFET-Transistor (51) mit einem ersten Sourceanschluß, einem ersten Drainanschluß und einem ersten Gateanschluß, wobei das zumindest eine Zwangsfehl griffeingangssignal (AH) an den ersten Gateanschluß angelegt ist, und der erste Drainanschluß als der Ausgang der Zwangsfehlgriffschaltung dient, wobei der Ausgang der Zwangsfehlgriffschaltung (14) mit einem Potential vorgeladen ist; einen zweiten MOSFET-Transistor (52) mit einem zweiten Sourceanschluß, einem zweiten Drainanschluß und einem zweiten Gateanschluß, wobei der zweite Sourceanschluß mit Masse verbunden ist, wobei der zweite Gateanschluß zumindest ein Bit des ersten Adressensignals (A) empfängt, und wobei der zweite Drainanschluß mit dem ersten Sourceanschluß des ersten MOSFET-Transistors (51) verbunden ist; und einen dritten MOSFET-Transistor (54) mit einem dritten Sourceanschluß, einem dritten Drainanschluß und einem dritten Gateanschluß, wobei der dritte Sourceanschluß mit Masse verbunden ist, wobei der dritte Gateanschluß ein invertiertes Bit (NA) des ersten Adressensignals (A) empfängt, und wobei der dritte Drainanschluß mit dem ersten Sourceanschluß des ersten MOSFET-Transistors (51) verbunden ist; wobei das Zwangsfehlgriffeingangssignal (AH) bewirkt, daß der erste MOSFET-Transistor (51) leitet, und wobei das eine Bit des ersten Adressensignals (A) bewirkt, daß entweder der zweite MOSFET-Transistor (52) oder. der dritte MOSFET-Transistor (54) leitet; wobei das Zwangsfehlgriffeingangssignal (AH) den Ausgang der Zwangsfehlgriffschaltung (14) lediglich beim Empfang des einen Bits und des invertierten einen Bits (NA) des ersten Adressensignals (A) nach Masse entlädt.
Dynamische Tag-Vergleichsschaltung gemäß Anspruch 5, die ferner einen vierten MOSFET-Transistor (53) mit einem vierten Drainanschluß, einem vierten Gateanschluß und einem vierten Sourceanschluß aufweist, wobei der vierte Gateanschluß ein zweites Zwangsfehlgriffeingangssignal (BH) empfängt, wobei der vierte Drainanschluß als der. Ausgang der Zwangsfehlgriffschaltung (14) dient, und wobei der vierte Sourceanschluß mit dem ersten Sourceanschluß des ersten MOSFET-Transistors (51) verbunden ist.
Dynamische Tag-Vergleichsschaltung gemäß einer der Anspräche 1 bis 4, die ferner eine Vorladeschaltung (16) zum Vorladen des Ausgangs der Adressenvergleichsschaltung (12) auf ein Potential aufweist, wobei die Zwangsfehlgriffschaltung (14) das Adressenfehlgriffsignal (TREFFER-1} durch Entladen des Potentials über die Zwangsfehlgriffschaltung (14) nach Masse entlädt; und wobei die Adressenvergleichsschaltung (12) das Adressenfehlgriffsignal (TREFFER-1) durch Entladen des Potentials über einen Transistor (20) erzeugt.
Dynamische Tag-Vergleichsschaltung gemäß Anspruch 5, bei der die Vorladeschaltung (16) ein Taktsignal (CK) empfängt und der Ausgang der Adressenvergleichsschaltung (12) mit dem Ausgang der Zwangsfehlgriffschaltung (14) verbunden ist, wobei die Vorladeschaltung (16) den Ausgang der Adressenvergleichsschaltung (12) auf das Potential vorlädt, wenn sich das Taktsignal (CK) auf einem ersten logischen Pegel befindet, und wobei die Adressenvergleichsschaltung (12) das erste Adressensignal (A) mit dem zweiten Adressensignal (B) zu einem Zeitpunkt vergleicht, während sich das Taktsignal (CK) auf einem zweiten logischen Pegel befindet, der unmittelbar auf den ersten logischen Pegel folgt.