DE19956465B4 - Steuerschaltung für einen Daten-E/A-Puffer - Google Patents

Steuerschaltung für einen Daten-E/A-Puffer Download PDF

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Abstract

Steuerschaltung für einen Daten-Eingangs/Ausgangs-Puffer mit: – einem Daten-E/A-Kontaktfleck (21) zum Eingeben oder Ausgeben von Daten; – einem Dateneingangspuffer (22) zum Eingeben von über den Daten-E/A-Kontaktfleck (21) empfangenen Daten in einen SDRAM auf ein Steuersignal (DOEB) hin, wobei der Dateneingangspuffer (22) in einem Lesemodus deaktivert ist; – einem Datenausgangspuffer (23) zum Ausgeben der Daten im SDRAM über den Daten-E/A-Kontaktfleck (21) in einem Lesemodus in Abhängigkeit vom Steuersignal (DOEB); – einer Steuereinheit (24) zur Erzeugung des Steuersignals (DOEB) in Abhängigkeit eines Taktsignals (CLK) und eines Lesebefehlsignals (READE) zur Steuerung des Dateneingangspuffers (22) und des Datenausgangspuffers (23); wobei einer der Dateneingangspuffer (22) und Datenausgangspuffer (23) in Abhängigkeit eines Levels des Steuersignals (DOEB) aktiviert wird, wobei der Dateneingangspuffer (22) Folgendes aufweist: – einen ersten PMOS-Transistor (31), dessen Drain mit einem Konstantspannungsanschluss verbunden ist, dessen Source mit einem Eingangsanschluss der internen Schaltung des SDRAM verbunden ist, und mit einem...

Description

  • Die Erfindung betrifft eine Steuerschaltung für einen Daten-Eingangs/Ausgangs-Puffer für einen SDRAM (synchroner DRAM). In der gesamten nachfolgenden Beschreibung ist Eingabe/Ausgabe mit E/A abgekürzt.
  • DRAMs, die aus einer Kombination von Kondensatoren und Transistoren bestehen, werden in weitem Umfang als Speicher mit hoher Packungsdichte von Bauelementen verwendet. Jedoch besteht bei DRAMs ein Nachteil dahingehend, dass die Datenlesezeit lang ist und geringe Arbeitsgeschwindigkeit besteht, da der Betrieb eines DRAM durch Verzögern von Befehlssignalen, wie RASB und CASB, gesteuert wird und Daten entsprechend einem Y-Adressensignal aus dem DRAM ausgelesen werden. Daher wurden SDRAMs entwickelt, bei denen die Betriebsgeschwindigkeiten, insbesondere die Lesegeschwindigkeiten, höher als bei einem DRAM sind. Bei einem SDRAM sind Daten-E/A-Kontaktflecke so vorhanden, dass die Eingabe und Ausgabe von einem Kontaktfleck erfolgt, also ohne dass gesondert ein Dateneingabe-Kontaktfleck und ein Datenausgabe-Kontaktfleck vorhanden wären. Außerdem sind sowohl ein Dateneingangs- als auch ein Datenausgangspuffer mit dem Daten-E/A-Kontaktfleck verbunden.
  • Nun wird unter Bezugnahme auf die 1 eine bekannte Schaltung zum Steuern von Daten-E/A-Puffern für einen SDRAM erläutert. Diese Schaltung verfügt über einen E/A-Kontaktfleck 1 für die Eingabe und Ausgabe von Daten, einen Dateneingangspuffer 2 mit einem PMOS-Transistor 3 und einem ersten NMOS-Transistor 4 zur Eingabe externer Daten in den SDRAM über den E/A-Kontaktfleck 1, einen Datenausgangspuffer 5 mit einem NAND-Gatter 6, einem NOR-Gatter 7, einem zweiten PMOS-Transistor 8 und einem zweiten NMOS-Transistor 9 zum Liefern von Daten im SDRAM über den E/A-Kontaktfleck 1 sowie eine Datenausgangspuffer-Steuereinheit 10 zum Steuern eines Signals DOEB für den Datenausgangspuffer 5 auf ein Taktsignal CLK und einen Lesebefehl READE hin.
  • Nun wird der Betrieb dieser bekannten Schaltung zum Steuern von Daten-Eingangs/Ausgangs-Puffern erläutert.
  • Wenn Daten aus dem SDRAM ausgelesen werden, wird ein Lesebefehlssignal geliefert. In diesem Fall wird der Lesebefehl im SDRAM interpretiert, um ein Lesefreigabesignal READE von Niedrig auf Hoch zu aktivieren. Wenn die Datenausgangspuffer-Steuereinheit 10 das Signal READE empfängt, führt sie für das Signal DOEB synchron mit einem externen Taktsignal CLK einen Übergang von Hoch auf Niedrig aus, um nach einem voreingestellten Zeitintervall den Datenausgangspuffer 5 zu aktivieren. Während das Signal DOEB von der Datenausgangs-Puffer-Steuereinheit 10 auf Niedrig gehalten wird, ist der Datenausgangspuffer 5 aktiviert, um vom SDRAM einen Datenwert DAUS an den E/A-Kontaktfleck 1 zu liefern. Wenn der Lesevorgang durch externe oder interne Steuerung endet, geht das Signal READE erneut von Hoch auf Niedrig über, so dass die Datenausgangspuffer-Steuereinheit 10 das Steuersignal DOEB nach einer voreingestellten Zeitperiode von Niedrig auf Hoch bringt, um den Datenausgangspuffer 5 zu deaktivieren. Dadurch wird der Datenausgangspuffer 5 in einen Zustand mit hoher Impedanz gebracht.
  • Jedoch zeigt die bekannte Schaltung zum Steuern von Daten-Eingangs/Ausgangs-Puffern die folgenden Probleme. Am Dateneingangspuffer kommt es nämlich zu einer überflüssigen Erzeugung eines Schaltstroms durch einen ausgegebenen Datenwert, der an den Dateneingangspuffer zurückgeliefert wird, wenn der Datenausgangspuffer den Datenwert bei einem Lesevorgang an den E/A-Kontaktfleck liefert, wobei der Strom umso grösser wird, je mehr Daten aufeinanderfolgend gelesen werden
  • US 4,661,928 zeigt einen Ausgangspuffer, bei dem induktives Rauschen unterdrückt wird. Die Schaltung weist einen Dateneingangs- und einen Datenausgangspuffer auf, die an einen gemeinsamen Datenein und -ausgabekontaktfleck zum Ein- und Ausgeben von Daten angeschlossen sind. Der Dateneingabepuffer wird von einem ersten Steuersignal aktiviert bzw. deaktiviert. Der Datenausgangspuffer wird von einem zweiten Steuersignal aktiviert bzw. deaktiviert. Die Steuersignale werden in einer Steuereinheit erzeugt. Das Steuersignal zur Steuerung des Dateneingangspuffers wird teilweise von einem Schreibe- und Lesesignal, als auch von einem TAS und einem CAS-Zeitsteuerungsschaltkreis beeinflusst. Das Steuersignal zum Steuern des Datenausgangspuffers wird analog in einer Schreib-/Leseschaltung in Abhängigkeit eines Schreib-/Lesesignals, eines CAS-Signals und eines RAS-Signals erzeugt. Zur Steuerung des Datenausgangspuffers ist darüber hinaus jedoch noch ein weiters Steuersignal erforderlich.
  • US 5,355,033 zeigt einen Dateneingangspuffer, der einen leitenden Kanal umfasst, der zwischen einer Spannungsquelle und einem Pegelerfassungsknoten verbunden ist, um einen Strom entsprechend einer Eingangsspannung einzustellen. Der Dateneingangspuffer umfasst weiter einen Feldeffekttransistor, der einerseits mit dem leitenden Kanal und andererseits mit einem Grundspannungsterminal verbunden ist, wobei an sein Gate eine Spannung entsprechend dem Level der Spannungsquelle angelegt wird.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Steuerschaltung für einen Daten-Eingangs/Ausgangs-Puffer zu schaffen, die verhindern kann, dass durch Daten, die von einem Datenausgangspuffer her rückgekoppelt werden, ein Schaltstrom erzeugt wird.
  • Diese Aufgabe ist durch die Steuerschaltung gemäss dem beigefügten Anspruch 1 gelöst.
  • Zusätzliche Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Ausüben der Erfindung. Die Aufgaben und andere Vorteile der Erfindung werden durch die Massnahmen erzielt, wie sie speziell in der Beschreibung und den beigefügten Zeichnungen dargelegt sind.
  • Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.
  • Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.
  • 1 zeigt eine bekannte Steuerschaltung für einen Daten-Eingangs/Ausgangs-Puffer für einen SDRAM und
  • 2 zeigt eine Steuerschaltung für einen Daten-Eingangs/Ausgangs-Puffer für einen SDRAM gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.
  • Gemäß 2 beinhaltet die Steuerschaltung gemäß dem bevorzugten Ausführungsbeispiel einen E/A-Kontaktfleck 21 zum Eingeben und Ausgeben von Daten, einen Dateneingangspuffer 22 zum Eingeben von über den E/A-Kontaktfleck 21 empfangenen Daten in eine interne Schaltung 25 des SDRAM, einen Datenausgangspuffer 23 zum Ausgeben der Daten im SDRAM 25 über den E/A-Kontaktfleck 21 sowie eine Steuereinheit 24 für den Daten-Eingangs/Ausgangs-Puffer zum Steuern eines Signals DOEB für den Dateneingangspuffer 22 und den Datenausgangspuffer 23 auf ein Taktsignal CLK und ein Lesebefehlssignal READE hin, so dass in einem Lesemodus der Dateneingangspuffer 22 deaktiviert und der Datenaungangspuffer 23 aktiviert wird. Der Dateneingangspuffer 22 beinhaltet einen ersten PMOS-Transistor 31, dessen Drain mit einem Konstantspannungsanschluss verbunden ist, dessen Source mit einem Eingangsanschluss der internen Schaltung des SDRAM verbunden ist und dessen Gate mit dem E/A-Kontaktfleck 21 verbunden ist, einen zweiten PMOS-Transistor 32, dessen Drain mit dem Konstantspannungsanschluss verbunden ist, dessen Source mit der Source des ersten PMOS-Transistors 31 verbunden ist und dessen Gate das Steuersignal DOEB von der Steuereinheit 24 für den Daten-Eingangs/Ausgangs-Puffer erhält, einen ersten NMOS-Transistor 33, dessen Source mit den Sources des ersten und zweiten PMOS-Transistors 31 und 32 verbunden ist, dessen Gate das Steuersignal DOEB von der Steuereinheit 24 für den Daten-Eingangs/Ausgangs-Puffer erhält, und einen zweiten NMOS-Transistor 34, dessen Source mit dem Drain des ersten NMOS-Transistors 33 verbunden ist, dessen Drain mit Masse verbunden ist und dessen Gate mit dem E/A-Kontaktfleck 21 verbunden ist. Außerdem verfügt der Dateneingangspuffer 23 über ein NAND-Gatter 35, um die Daten vom SDRAM und das invertierte Signal des Steuersignals DOEB von der Steuereinheit 24 für den Daten-Eingangs/Ausgangs-Puffer einer logischen Operation zu unterziehen, ein NOR-Gatter 36, um die Daten vom SDRAM und das Steuersignal DOEB einer logischen Operation zu unterziehen, einen PMOS-Transistor 37, dessen Drain mit dem Konstantspannungsanschluss verbunden ist, dessen Source mit dem E/A-Kontaktfleck 21 verbunden ist und dessen Gate das Ausgangssignal des NAND-Gatters 35 erhält, und einen NMOS-Transistor 38, dessen Source mit der Source des PMOS-Transistors 37 verbunden ist, dessen Drain mit Masse verbunden ist und dessen Gate das Ausgangssignal des NOR-Gatters 36 erhält.
  • Nun wird die Funktion der Steuerschaltung für einen Daten-Eingangs/Ausgangs-Puffer gemäß diesem bevorzugten Ausführungsbeispiel beschrieben.
  • Wie beim Stand der Technik wird ein Lesebefehlssignal zugeführt, wenn es beabsichtigt ist, einen Datenwert aus dem SDRAM auszulesen. Dann wird das Lesebefehlssignal im SDRAM interpretiert und das Lesefreigabesignal READE wird von Niedrig auf Hoch aktiviert. Wenn die Steuereinheit 24 für den Daten-Eingangs/Ausgangs-Puffer das Signal READE empfängt, bringt sie sie das Signal DOEB von Hoch auf Niedrig, damit der Datenausgangspuffer 23 aktiviert und der Dateneingangspuffer 21 deaktiviert wird, was nach einer voreingestellten Zeitperiode synchron mit einem externen Taktsignal CLK erfolgt. Demgemäß wird der Datenausgangspuffer 23 aktiviert, während das Steuersignal DOEB von der Steuereinheit 24 für den Daten-Eingangs/Ausgangs-Puffer auf Niedrig gehalten wird, um den von der internen Schaltung des DRAM empfangenen Datenwert DAUS an den E/A-Kontaktfleck 21 zu liefern. D. h., dass das NAND-Gatter 35 dann, wenn das Steuersignal DOEB niedrig ist, den Datenwert vom SDRAM invertiert. Außerdem invertiert das NOR-Gatter 36 den Datenwert vom SDRAM. Demgemäß wird, wenn der Datenwert vom SDRAM hoch ist, der PMOS-Transistor 37 eingeschaltet, während dann, wenn der Datenwert vom SDRAM niedrig ist, der NMOS-Transistor 38 eingeschaltet wird, um den Datenwert zu liefern. Dagegen wird der Datenwert vom E/A-Kontaktfleck nicht zurückgeführt, da der Datenaingangspuffer 22 deaktiviert ist, während das Steuersignal DOEB durch die Steuereinheit 24 für den Daten-Eingangs/Ausgangs-Puffer auf Niedrig gehalten wird, und zwar selbst dann, wenn der Datenausgangspuffer 23 einen Datenwert an den E/A-Kontaktfleck 21 liefert. D. h., dass durch Konzipieren des zweiten PMOS-Transistors 32 und des ersten NMOS-Transistors 33 in solcher Weise, dass sie auf das Signal DOEB unabhängig vom Signal vom E/A-Kontaktfleck 21 immer jeweils ein hohes Signal liefern, kein Hin- und Herschalten auftritt. Außerdem geht, wenn der Lesevorgang durch externe oder interne Steuerung endet, das Signal READE erneut von Hoch auf Niedrig, so dass die Steuerschaltung 24 für den Daten-Eingangs/Ausgangs-Puffer das Steuersignal DOEB nach einer voreingestellten Zeitperiode von Niedrig auf Hoch bringt, um den Datenausgangspuffer 23 zu deaktivieren und den Dateneingangspuffer 22 zu aktivieren.
  • Die erfindungsgemäße Steuerschaltung für einen Daten-Eingangs/Ausgangs-Puffer weist die folgenden Vorteile auf. Sie kann den Betriebsstrom beim Lesevorgang verringern, da ein überflüssiger Schaltstrom, der dadurch hervorgerufen wird, dass ein gelesener Datenwert an den Dateneingangspuffer zurückgeführt wird, dadurch beseitigt ist, dass der Dateneingangspuffer deaktiviert wird, wenn der Datenausgangspuffer zum Lesen eines Datenwerts aktiviert wird.

Claims (1)

  1. Steuerschaltung für einen Daten-Eingangs/Ausgangs-Puffer mit: – einem Daten-E/A-Kontaktfleck (21) zum Eingeben oder Ausgeben von Daten; – einem Dateneingangspuffer (22) zum Eingeben von über den Daten-E/A-Kontaktfleck (21) empfangenen Daten in einen SDRAM auf ein Steuersignal (DOEB) hin, wobei der Dateneingangspuffer (22) in einem Lesemodus deaktivert ist; – einem Datenausgangspuffer (23) zum Ausgeben der Daten im SDRAM über den Daten-E/A-Kontaktfleck (21) in einem Lesemodus in Abhängigkeit vom Steuersignal (DOEB); – einer Steuereinheit (24) zur Erzeugung des Steuersignals (DOEB) in Abhängigkeit eines Taktsignals (CLK) und eines Lesebefehlsignals (READE) zur Steuerung des Dateneingangspuffers (22) und des Datenausgangspuffers (23); wobei einer der Dateneingangspuffer (22) und Datenausgangspuffer (23) in Abhängigkeit eines Levels des Steuersignals (DOEB) aktiviert wird, wobei der Dateneingangspuffer (22) Folgendes aufweist: – einen ersten PMOS-Transistor (31), dessen Drain mit einem Konstantspannungsanschluss verbunden ist, dessen Source mit einem Eingangsanschluss der internen Schaltung des SDRAM verbunden ist, und mit einem mit dem E/A-Kontaktfleck (21) verbundenen Gate; – einen zweiten PMOS-Transistor (32), dessen Drain mit dem Konstantspannungsanschluss verbunden ist, einer Source, die mit der Source des ersten PMOS-Transistors (31) verbunden ist und mit einem Gate, das das Steuersignal (DOEB) von der Steuereinheit (24) für den Daten-Eingangs/Ausgangs-Puffer empfängt; – einen ersten NMOS-Transistor (33), dessen Source mit den Sources des ersten und zweiten PMOS-Transistors (31, 32) verbunden ist, und mit einem Gate, das das Steuersignal (DOEB) erhält; und – einen zweiten NMOS-Transistor (34), dessen Source mit dem Drain des ersten NMOS-Transistors (33) verbunden ist, dessen Drain mit Masse verbunden ist und dessen Gate mit dem E/A-Kontaktfleck (21) verbunden ist.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6526466B1 (en) * 1999-11-12 2003-02-25 Xilinx, Inc. Method and system for PLD swapping
AU2001276914A1 (en) * 2000-07-11 2002-01-21 First Data Corporation Wide area network person-to-person payment
US7123046B2 (en) * 2002-02-13 2006-10-17 Micron Technology, Inc Apparatus for adaptively adjusting a data receiver
DE10244516B4 (de) * 2002-09-25 2006-11-16 Infineon Technologies Ag Integrierte Schaltung mit einer Eingangsschaltung
US6812869B1 (en) * 2003-02-13 2004-11-02 Lattice Semiconductor Corporation Noise reduction techniques for programmable input/output circuits
JP4327113B2 (ja) * 2005-02-25 2009-09-09 Ｏｋｉセミコンダクタ株式会社 異電源間インターフェースおよび半導体集積回路
KR100825015B1 (ko) * 2007-03-29 2008-04-24 주식회사 하이닉스반도체 반도체 플래시 메모리 장치 및 그 구동방법
US7812638B2 (en) * 2007-09-06 2010-10-12 National Sun Yat-Sen University Input output device for mixed-voltage tolerant
JP5627603B2 (ja) 2009-01-12 2014-11-19 ラムバス・インコーポレーテッド クロック転送低電力シグナリングシステム
KR101717727B1 (ko) * 2010-12-31 2017-03-17 에스케이하이닉스 주식회사 버퍼링 장치 및 그를 포함하는 반도체 집적회로
US10950290B2 (en) * 2019-07-05 2021-03-16 Macronix International Co., Ltd. Memory device and operating method thereof that reduce off current to reduce errors in reading and writing data which have plurality of memory cell blocks and a source voltage generator

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4661928A (en) * 1983-11-28 1987-04-28 Nec Corporation Output buffer in which inductive noise is suppressed
US5355033A (en) * 1991-05-24 1994-10-11 Samsung Electronics Co., Ltd. Data input buffer circuit for use in a semiconductor memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0738583B2 (ja) * 1985-01-26 1995-04-26 株式会社東芝 半導体集積回路
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US4987319A (en) * 1988-09-08 1991-01-22 Kawasaki Steel Corporation Programmable input/output circuit and programmable logic device
JPH0685654A (ja) * 1992-08-31 1994-03-25 Nec Ic Microcomput Syst Ltd 入・出力バッファ回路
US5300835A (en) 1993-02-10 1994-04-05 Cirrus Logic, Inc. CMOS low power mixed voltage bidirectional I/O buffer
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US5898320A (en) * 1997-03-27 1999-04-27 Xilinx, Inc. Programmable interconnect point having reduced crowbar current
US6124737A (en) * 1999-06-30 2000-09-26 Intel Corporation Low power clock buffer having a reduced, clocked, pull-down transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4661928A (en) * 1983-11-28 1987-04-28 Nec Corporation Output buffer in which inductive noise is suppressed
US5355033A (en) * 1991-05-24 1994-10-11 Samsung Electronics Co., Ltd. Data input buffer circuit for use in a semiconductor memory device

Also Published As

Publication number Publication date
JP2000163972A (ja) 2000-06-16
KR20000033541A (ko) 2000-06-15
DE19956465A1 (de) 2000-05-31
US6339343B1 (en) 2002-01-15
KR100301809B1 (ko) 2001-09-06

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