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Die vorliegende Erfindung bezieht sich allgemein auf eine Schaltung für eine elektronische Schaltungsoperation und insbesondere auf eine Schaltung zum Erfassen eines Referenzsignals, das während einer Leistungseinschaltsequenz benötigt wird.
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Die Patentschrift
US 6,198,318 B1 zeigt eine Schaltung umfassend eine Power-On-Reset-Schaltung, eine Zeitdauersteuerung und eine Spannungspegelsteuerung.
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Die Patentschrift
US 6,529,046 B1 zeigt eine Schaltung umfassend einen Pulsbreitendetektor.
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In einem Speicher wird eine Differentialsignalisierung üblicherweise zum Übertragen von Signalen verwendet. Differentialverstärker können verwendet werden, um Differentialeingangssignale gegen ein Referenzspannungssignal zu vergleichen, um den Wert eines Stücks der Daten zu bestimmen, die in einem Speicherelement z. B. gespeichert sind. Es ist daher wichtig, das Referenzspannungssignal vor der Verwendung auf dem richtigen Wert zu haben. Wenn das Referenzspannungssignal nicht auf dem richtigen Wert ist, dann können die Vergleiche, die mit den Differentialeingangssignalen durchgeführt werden, zu einer fehlerhaften Zuordnung von Daten führen, die in Speicherelementen gespeichert sind.
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Gemäß dem technischen Standard des Joint Electronic Devices Engineering Council (JEDEC) für einen synchronen dynamischen Doppeldatenraten-Direktzugriffsspeicher (DDR SDRAM; DDR SDRAM = double data-rate synchronous dynamic random access memory) werden Eingaben in den DDR SDRAM („Speicher”), mit der Ausnahme eines Taktfreigabesignals (CKE) und der Haupttaktsignale (CLK,/CLK), nicht als gültig erkannt, bis ein Referenzspannungssignal (VREF) angelegt wird. Dies hilft dabei, sicherzustellen, dass das VREF den richtigen Wert eingenommen hat, vor dem Beginn der Operationen in dem Speicher. Das Taktfreigabesignal, CKE, kann anfänglich einen niedrigen Pegel haben (üblicherweise zwischen 0,0 V bis 0,6 V), und wenn es auf einen hohen Pegel übergeht, bevor der Speicher die Operation beginnt. Das Behalten des CKE auf dem niedrigen Pegel stellt sicher, dass der Speicher die normale Operation nicht beginnt, bis das VREF seinen richtigen Wert erreicht hat. Es ist jedoch möglich, das CKE auf einen hohen Pegel zu bringen, bevor das VREF seinen richtigen Wert erreicht.
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Es kann jedoch trotzdem möglich sein, eine Operation zu beginnen, bevor das VREF den richtigen Wert erreicht. Zum Beispiel kann ein Störimpuls auf der VREF-Signalleitung das VREF temporär auf den richtigen Wert bringen und die Operation des Speichers freigeben. Da das VREF den richtigen Wert erreicht hat (obwohl nur für eine kurze Zeitperiode), kann das CKE auf einen hohen Pegel übergehen. Zu der Zeit jedoch, zu der der Speicher die Operationen beginnt, ist der Störimpuls verschwunden und das VREF ist nicht mehr auf dem richtigen Wert.
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Ein bekanntes Verfahrens, das zum Adressieren dieses Problems verwendet wird, umfasst die Erzeugung eines „CHIP-Bereit”-Signals, sobald eine erforderliche Leistungseinschalt-Befehlssequenz empfangen wird. Dies hilft, sicherzustellen, dass sogar, wenn sowohl VREF als auch CKE auf ihren spezifischen Werten sind, um es dem Speicher zu ermöglichen, Operationen zu beginnen, der Speicher die Operationen nicht startet, bis eine Sequenz von Befehlen einer spezifischen Reihenfolge empfangen wird. Während ein zweites bekanntes Verfahren einen Niedrigspannungs-CKE-Empfänger verwendet, ist ein separater CKE-Empfänger entworfen, um einen „niedrigen” Pegel zu empfangen. Der separate CKE-Empfänger kann helfen, das Problem zu beseitigen, das Störimpulsen und rauscherzeugenden fehlerhaften Werterfassungen zugeordnet ist.
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Ein Nachteil dieses bekannten Verfahrens ist, dass das „CHIP-Bereit”-Signal zufällig erzeugt werden kann, nach dem Empfangen einer beliebigen Befehlssequenz, die vielleicht zufällig zu der Leistungseinschaltsequenz passt.
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Ein zweiter Nachteil des ersten bekannten Verfahrens ist, dass das „CHIP-Bereit”-Signal die Schaltungsanordnung in dem Speicher stören kann und zu ungewollten und unerwarteten Zuständen führen kann.
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Ein Nachteil des zweiten bekannten Verfahrens ist, dass die DDR-SDRAM-Spezifikationen eine schnelle Erfassung erfordern und die meisten Arten von Filteroperationen nicht erlauben, die Störimpulse und/oder Rauschen an dem CKE vermeiden würden.
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Es ist die Aufgabe der vorliegenden Erfindung, eine Schaltung mit verbesserten Charakteristika zu schaffen.
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Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1 gelöst.
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Diese und andere Probleme werden allgemein gelöst oder verhindert und technische Vorteile werden allgemein erreicht durch bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, die eine Schaltung zum Sicherstellen der richtigen Erfassung eines Referenzspannungssignals während einer Leistungseinschaltsequenz für einen Speicher schaffen.
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Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung weist eine Schaltung einen Zwischenspeicher, der einen Eingang aufweist, der mit einem Referenzspannungssignaleingang gekoppelt ist, wobei der Zwischenspeicher eine Schaltungsanordnung enthält, um zu erfassen, wann der Eingang auf einen spezifizierten Pegel steigt und ein Taktfreigabesignal aktiviert, wenn der Eingang auf einen spezifischen Pegel steigt, und ein Filter auf, das einen Eingang, der mit einem Ausgang des Latchspeichers gekoppelt ist, und einen Ausgang aufweist, der mit dem Latchspeicher gekoppelt ist, wobei das Filter eine Schaltungsanordnung enthält, um Einschwingvorgänge aus einem Signal an seinem Eingang zu beseitigen.
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Gemäß einem anderen bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, eine Schaltung, die einen Latchspeicher, der einen Eingang aufweist, der mit einem Referenzspannungssignaleingang gekoppelt ist, wobei der Latchspeicher zur Verwendung beim Verfolgen des Referenzspannungssignaleingangs ist, und ein Filter aufweist, das einen Eingang aufweist, der mit dem Ausgang des Latchspeichers gekoppelt ist, wobei das Filter zur Verwendung beim Beseitigen von Einschwingvorgängen aus einem Signal an seinem Eingang ist.
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Ein Vorteil eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung ist, dass das Referenzspannungssignal sicher auf dem gewünschten Pegel ist, bevor der Speicher die Operation beginnt. Dies kann die Fehlerfassung von Daten verhindern, die in Speicherelementen gespeichert sind.
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Ein weiterer Vorteil eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung ist, dass Störimpulse und Rauschen gefiltert werden können, während das Befolgen von strikten Verhaltensanforderungen trotzdem erfüllt wird. Dies stellt eine Interoperabilität mit einer elektronischen Ausrüstung sicher, die einen bestimmten Verhaltenspegel erwartet.
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Das Vorangehende hat relativ umfassend die Merkmale und technischen Vorteile der vorliegenden Erfindung ausgeführt, so dass die detaillierte Beschreibung der Erfindung, die folgt, besser verständlich ist. Zusätzliche Merkmale und Vorteile der Erfindung werden hierin nachfolgend beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden.
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Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
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1 ein Zeitgebungsdiagramm einer Leistungseinschaltsequenz für einen JESD79C-entsprechenden Speicher;
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2 ein Zeitgebungsdiagramm, das eine mögliche Wirkung eines Störimpulses auf ein Referenzspannungssignal darstellt;
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3 ein Diagramm einer Referenzspannungserfassungseinheit gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
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4 ein Diagramm einer detaillierten Ansicht einer Referenzspannungserfassungseinheit gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
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5 ein Zeitgebungsdiagramm der Operation einer Referenzspannungserfassungseinheit gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
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Die Herstellung und Verwendung der vorliegend bevorzugten Ausführungsbeispiele wird nachfolgend detailliert erörtert.
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Die vorliegende Erfindung wird Bezug nehmend auf bevorzugte Ausführungsbeispiele in einem spezifischen Kontext beschrieben, nämlich einem Speicher gemäß dem JEDEC DDR SDRAM Technikstandard. Der JEDEC DDR SDRAM Technikstandard ist in einem Dokument veröffentlicht mit dem Titel „JEDEC Standard – Double Data Rate (DDR) SDRAM Specification – JESD79C (Revision of JESD79B)”, veröffentlicht im März 2003, das hierin durch Bezugnahme aufgenommen ist. Die Erfindung kann jedoch ebenfalls an andere Speicher und integrierte Schaltungen angewendet werden, wobei die genaue Erfassung eines Referenzspannungssignals während einer Leistungseinschaltsequenz für eine richtige Operation wichtig ist.
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Bezug nehmend nun auf 1 ist hier ein Zeitgebungsdiagramm gezeigt, das eine Leistungseinschaltsequenz für einen JEDEC JESD79C Technikstandard gemäß DDR-SDRAM-Speichermodul („Speicher”) darstellt. Der JESD79C Technikstandard spezifiziert eine spezifische Sequenz von Ereignissen, der ein Speicher unterzogen werden könnte, während einer anfänglichen Leistungseinschaltsequenz. Ein erster Schritt bei der Leistungseinschaltsequenz umfasst das Einschalten von Spannungsversorgungen, z. B. VDD und VDDQ. Eine erste Kurve 105 zeigt das Verhalten der Spannungsversorgung VDD an. Bevor sie eingeschaltet wird, kann die Spannungsversorgung VDD in einem unbekannten Zustand sein. Dies kann als ein schraffierter Bereich dargestellt sein, z. B. der schraffierte Bereich 107. Eine zweite Kurve 110 zeigt das Verhalten der Spannungsversorgung VDDQ an.
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Nachdem die Spannungsversorgungen eingeschaltet sind, kann der Speicher außer Betrieb bleiben, um Zeit für die Spannungsversorgungen zu ermöglichen, und stabil zu werden, und für ein Referenzspannungssignal, VREF, um einen gewünschten Wert zu erreichen. Eine dritte Kurve 115 zeigt das Verhalten des Referenzspannungssignals VREF an. Nachdem das Referenzspannungssignal VREF den gewünschten Wert erreicht, kann der Speicher in einem zweiten Schritt in der Leistungseinschaltsequenz eintreten.
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Nachdem das Referenzspannungssignal VREF definiert wird (angezeigt in 1 als eine gestrichelte vertikale Linie 135), können andere Signale in dem Speicher eingeschaltet werden, wie z. B. ein Takt. Eine vierte und fünfte Kurve 120 und 125 stellen den Takt und seine Inverse für den Speicher dar. Nachdem der Takt und seine Inverse eingeschaltet sind, läuft eine Zeitperiode ab und der Takt (und sein Inverses) wird stabilisiert (angezeigt als eine zweite gestrichelte vertikale Linie 140). Schließlich, nach einer Zeitperiode, nachdem das Referenzspannungssignal VREF den gewünschten Wert erreicht und nachdem die Spannungsversorgungen stabil wurden und sich der Takt stabilisiert, wird ein Taktfreigabesignal, CKE, aktiv und Operationen in dem Speicher können fortgesetzt werden. Eine sechste Kurve 130 zeigt das Verhalten des Taktfreigabesignals CKE an. In 1 wird die Zeit, zu der das Taktfreigabesignal CKE aktiv wird, als eine dritte gestrichelte vertikale Linie 145 angezeigt, wobei die Zeit zwischen dem Referenzspannungssignal VREF definiert wird und das Taktfreigabesignal CKE aktiv wird und als eine abgelaufene Zeitspanne 147 hervorgehoben ist.
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Gemäß den JESD79C Technikspezifikationen wird das Taktfreigabesignal CKE niedrig gezwungen, bis das Referenzspannungssignal VREF definiert wird. Leider ist es möglich, das Taktfreigabesignal CKE fehlerhaft als hoch zu erfassen, wenn das Referenzspannungssignal VREF weiterhin undefiniert ist. Dies kann passieren, wenn das Referenzspannungssignal VREF niedrig ist, oder als ein Ergebnis von Rauschen oder eines Störimpulses an dem VREF-Pegel. In einer Situation, in der das Referenzspannungssignal VREF und das Taktfreigabesignal CKE beide niedrig sind (oder auf demselben Pegel), kann ein Differentialempfänger eine beliebige Ausgabe erzeugen. Als ein anderes Beispiel kann ein Störimpuls auf der Referenzspannungssignal-VREF-Leitung vorliegen und verursachen, dass die fehlerhafte Erfassung des Referenzspannungssignals VREF definiert wird. Das Vorhandensein des Störimpulses oder von Rauschen kann den Signalpegel des Referenzspannungssignals VREF temporär auf einen Pegel heben, der als definiert spezifiziert wurde. Wenn das Referenzspannungssignal VREF fehlerhaft als definiert erfasst wird, wird das Taktfreigabesignal CKE nicht länger gezwungen, niedrig zu bleiben, und es wird dem Speicher ermöglicht, seine Leistungseinschaltsequenz abzuschließen und die Operation zu beginnen.
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Bezug nehmend nun auf 2 ist ein Zeitgebungsdiagramm gezeigt, das einige der möglichen Wirkungen des Vorhandenseins eines Störimpulses (oder von Rauschen) auf einer Referenzspannungssignal-VREF-Leitung während einer Leistungseinschaltsequenz für einen Speicher darstellt. Eine erste Kurve 205 zeigt das Verhalten einer Spannungsversorgung an, VDD, die eingeschaltet werden kann und nachfolgend zu einer Zeit stabil wird, die in 2 als eine lange gestrichelte vertikale Linie 207 dargestellt ist. Vor der Zeit, zu der die Spannungsversorgung VDD stabil wird, kann das Ausgangssignal der Spannungsversorgung VDD in einem unbekannten Zustand sein (angezeigt als schattierter Bereich). Es wird darauf hingewiesen, dass die Spannungsversorgung VDD eine aus einer Mehrzahl von Spannungsversorgungen sein kann, die in dem Speicher verwendet werden, und wenn eine Bezugnahme auf die Spannungsversorgung VDD in der Erörterung aus 2 gemacht wird, wird ebenfalls Bezug auf andere Spannungsversorgungen in dem Speicher genommen. Wenn die Spannungsversorgung VDD stabilisiert wird, kann ein Referenzspannungssignal VREF (angezeigt in 2 als eine zweite Kurve 210) damit beginnen, anzusteigen.
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Gemäß den technischen Spezifikationen kann der Speicher in eine andere Stufe des Leistungseinschaltprozesses eintreten, sobald das Referenzspannungssignal VREF einen spezifizierten Pegel erreicht. Diese Anforderung ist zum Sicherstellen, dass der Speicher eine Operation nicht beginnt, bis das Referenzspannungssignal VREF einen Pegel erreicht hat, wo eine genaue Bestimmung der Inhalte der Speicherspeicherungspositionen durchgeführt werden kann. Wenn das Referenzspannungssignal VREF auf einem Pegel ist, der sich von dem spezifizierten Pegel unterscheidet, dann können die Inhalte der Speicherspeicherungspositionen fehlerhaft erfasst werden.
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Leider kann das Vorhandensein von Störimpulsen und/oder Rauschen auf der Referenzspannungssignal-VREF-Leitung zu einer fälschlichen Schlussfolgerung führen, dass das Referenzspannungssignal den spezifizierten Pegel erreicht hat, wenn dies nicht der Fall ist. Zum Beispiel kann ein Störimpuls 215 (der zu der gleichen Zeit auftritt, wie durch eine erste gepunktete vertikale Linie 217 angezeigt ist) von einer ausreichenden Größe und Dauer sein, um die Erfassungshardware dazu zu bringen, zu denken, dass das Referenzspannungssignal VREF den spezifizierten Pegel erreicht hat. Zu einer Zeit (angezeigt durch eine zweite gepunktete vertikale Linie 219) nach dem Auftreten des Störimpulses 215, wird ein Taktfreigabesignal CKE (angezeigt in 2 als eine dritte Kurve 220) aktiv und der Speicher kann eine Operation beginnen. Leider ist der Störimpuls 215 zu der Zeit verschwunden, zu der das Taktfreigabesignal CKE aktiv wird, und Vergleiche mit dem Referenzspannungssignal VREF werden mit dem Referenzspannungssignal auf einem falschen Pegel gemacht. Das Referenzspannungssignal VREF erreicht korrekt einen spezifizierten Pegel zu einer Zeit, die als zweite gestrichelte vertikale Linie 222 angezeigt ist, und nach einer bestimmten Zeitperiode wird das Taktfreigabesignal CKE aktiv (angezeigt in 2 als eine vierte Kurve 235 (CKE*), um es von dem falschen Taktfreigabesignal CKE zu unterscheiden, das als die dritte Kurve 220 angezeigt ist).
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Da das Vorhandensein von Störimpulsen und/oder Rauschen an dem Referenzspannungssignal VREF möglicherweise dazu führen kann, dass ein Speicher eine Operation beginnt, bevor das Referenzspannungssignal VREF den spezifizierten Pegel erreicht und daher zu der unkorrekten Operation des Speichers führt, kann es wichtig sein, sicherzustellen, dass das Referenzspannungssignal VREF tatsächlich den spezifizierten Pegel erreicht hat, wenn erfasst wird, dass dasselbe den spezifizierten Pegel erreicht hat.
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Bezug nehmend nun auf 3 ist ein Diagramm gezeigt, das eine Ansicht auf hoher Ebene von einer Referenzspannungserfassungseinheit (RVDU; RVDU = reference voltage detection unit) 300 zur Verwendung in einem Speicher gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung darstellt. Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung kann die RVDU 300 als ein Eingangssignal das Referenzspannungssignal VREF haben und als ein Ausgangsignal ein Taktfreigabesignal-CKE-Erfassungssignal haben, das zu einem Taktfreigabesignal-CKE-Detektor geliefert werden kann. Der Taktfreigabesignal-CKE-Detektor kann ein Empfänger sein, der verwendet wird, um zu erfassen, wann das Taktfreigabesignal CKE aktiv wird, so dass der Speicher Operationen beginnen kann.
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Die RVDU 300 kann ein Filtern verwenden, um beim Beseitigen der Wirkungen von Störimpulsen und/oder Rauschen zu helfen, die auf der Referenzspannungssignal-VREF-Leitung vorliegen können. Das Filtern nutzt die üblicherweise flüchtige Eigenschaft von Störimpulsen und/oder Rauschen aus. Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung kann das Filtern durch einen Verzögerungsblock durchgeführt werden. Die Verzögerung, die durch den Verzögerungsblock ausgeübt wird, sollte länger sein als die erwartete Dauer von Störimpulsen und/oder Rauschen auf der Referenzspannungssignal-VREF-Leitung, sollte aber nicht so lange sein, dass sie die Dauer der Leistungseinschaltsequenz des Speichers negativ beeinträchtigen könnte. Vorzugsweise sollte die Verzögerung im Bereich von drei (3) Nanosekunden oder etwas größer sein.
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Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung kann die RVDU 300 aus einem Latchspeicher 320 und einem Filter 325 aufgebaut sein. Es kann bevorzugt sein, dass während der anfänglichen Leistungseinschaltsequenz der Latchspeicher 320 auf einen potentiellen niedrigen Spannungszustand initialisiert wird. Das Ausgangsignal des Latchspeichers 320 kann Änderungen in dem Eingangssignal reflektieren (dem Referenzspannungspegel VREF. Das Filter 325, das einen Eingang gekoppelt mit dem Ausgang des Latchspeichers 320 und einen Ausgang aufweist, der zum Einstellen des Latchspeichers 320 verwendet werden kann. Wenn sich der Ausgang des Filters 325 auf ein hohes Spannungspotential erhöht, kann der Latchspeicher 320 eingestellt werden, um den Wert an seinem Eingang zu halten, bis die RVDU 300 zurückgesetzt wird. Daher kann der Anstieg des Referenzspannungssignal-VREF-Pegels verwendet werden, um den Latchspeicher 320 einzustellen, nachdem eine Verzögerung durch das Filter 325 auferlegt wurde, um zu helfen, sicherzustellen, dass der erfasste Pegel in dem Referenzspannungssignal VREF nicht aufgrund eines Störimpulses oder Rauschens war.
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Bezug nehmend nun auf 4 ist ein Diagramm gezeigt, das eine detaillierte Ansicht der RVDU 300 eines Speichers gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Wie oben erörtert wurde, kann die RVDU 300 verwendet werden, um beim Beseitigen der Fehlerfassung des Signalpegels ihres Eingangssignals (das Referenzspannungssignal VREF in diesem Fall) aufgrund des Vorhandenseins von Störimpulsen und/oder Rauschen zu helfen. Das Eingangssignal (das Referenzspannungssignal VREF) kann zu einem Gateanschluss eines ersten Transistors 405 geliefert werden, vorzugsweise einem NFET (N-Typ-Feldeffekttransistor). Da der erste Transistor 405 ein NFET ist, verhält sich der erste Transistor 405 wie eine Leerlaufschaltung und leitet nicht, wenn ein niedriges Spannungspotential an seinem Gateanschluss vorliegt.
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Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung kann die RVDU 300 ein zweites Eingangssignal aufweisen. Das zweite Eingangssignal kann ein Leistungseinschaltsignal für den Speicher sein. Das Leistungseinschaltsignal kann in einem niedrigen Spannungspotential sein, wenn der Speicher nicht eingeschaltet ist, und einem hohen Spannungspotential, wenn der Speicher eingeschaltet ist. Das zweite Eingangssignal kann zu den Gateanschlüssen eines Paares von Transistoren geliefert werden (einem zweiten Transistor 410 und einem dritten Transistor 415). Vorzugsweise ist der zweite Transistor 410 ein PFET (P-Typ-Feldeffekttransistor), während der dritte Transistor 415 ein NFET ist. Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung kann ein Source-Anschluss des zweiten Transistors 410 mit einer Spannungsquelle gekoppelt sein (markiert mit VINT in 4), während der Drain-Anschluss des zweiten Transistors 410 mit dem Drain-Anschluss des dritten Transistors 415 gekoppelt sein kann. Ferner kann der Source-Anschluss des dritten Transistors 415 mit dem Drain-Anschluss des ersten Transistors 405 gekoppelt sein. Der Source-Anschluss des ersten Transistors 405 kann mit einer Substratmasse oder optional mit einem Strombegrenzer 430 gekoppelt sein. Der Strombegrenzer 430 kann verwendet werden, um der Strommenge eine Grenze aufzuerlegen, die abgezogen werden kann. Es wird darauf hingewiesen, dass das Vorhandensein (oder die Abwesenheit) des Strombegrenzers 430 die Operation der vorliegenden Erfindung nicht ändert.
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Ein vierter Transistor 420. (vorzugsweise ein PFET-Transistor) kann parallel zu dem zweiten Transistor 410 angeordnet sein, wobei sein Source-Anschluss mit der Spannungsquelle (markiert mit VINT) gekoppelt ist und sein Drain-Anschluss mit dem Source-Anschluss des dritten Transistors gekoppelt ist. Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung kann der Gate-Anschluss des vierten Transistors 420 mit einem Ausgang eines Verzögerungsblocks 425 gekoppelt sein. Ein Inverter 435 mit einem Eingang, dessen Eingang mit dem Source-Anschluss des dritten Transistors 415 gekoppelt sein kann, und einem Ausgang, der das Taktfreigabesignal-CKE-Erfassungssignal liefern kann. Das Ausgangsignal des Inverters 435 kann ferner zu dem Verzögerungsblock 425 geliefert werden. Wie vorangehend erörtert, kann der Verzögerungsblock 425 verwendet werden, um ein Filtern nach Störimpulsen und/oder Rauschen bereitzustellen (vorausgesetzt, dass die Störimpulse und/oder das Rauschen eine Dauer haben, die geringer ist als die Verzögerung), die die fehlerhafte Erfassung des Referenzspannungssignals VREF verursachen könnten. Es wird darauf hingewiesen, dass ein Filter anstelle des Verzögerungsblocks 425 verwendet werden kann.
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Die RVDU 300 kann wie folgt arbeiten: Vor einem anfänglichen Einschalten kann das zweite Eingangssignal (markiert mit PWRON) auf einem niedrigen Spannungspotential sein. Wenn der Gate-Anschluss auf einem niedrigen Spannungspotential ist, kann der zweite Transistor 410 geschlossen sein (leitend), während der dritte Transistor 415 offen sein kann (nichtleitend). Daher könnte eine Spannungsmessung, genommen an dem Punkt „A”, ein hohes Spannungspotential haben, wobei der tatsächliche Wert von dem Wert von VINT abhängt. Das Einstellen des Punkts „A” an einem hohen Spannungspotential ist eine Initialisierung der RVDU 300. Mit dem Punkt „A” an einem hohen Spannungspotential kann dann das Ausgangsignal des Inverters 435 (und das Ausgangsignal der RVDU 300) auf einem niedrigen Spannungspotential sein. Da das Taktfreigabesignal CKE (das Ausgangsignal der RVDU 300) anfänglich auf ein niedriges Spannungspotential eingestellt ist, beginnt der Speicher eine Operation möglicherweise nicht.
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Wenn das Ausgangsignal des Inverters 435 auf einem niedrigen Spannungspotential ist, dann kann das Ausgangsignal des Verzögerungsblocks 425 (oder des Filters) ebenfalls auf einem niedrigen Spannungspotential sein (nach einer Zeitperiode, die gleich der Verzögerung des Verzögerungsblocks 425 sein kann). Seit dem Ausgangsignal des Verzögerungsblocks 425 (ebenfalls bezeichnet als Punkt „B”), kann der vierte Transistor geschlossen sein und einen leitfähigen Weg zwischen Punkt „A” und VINT liefern. Dann, bei einem erstmaligen Versorgen mit Leistung, kann das zweite Eingangssignal auf ein hohes Spannungspotential gebracht werden. Wenn der Gate-Anschluss auf einem hohen Spannungspotential ist, kann der zweite Transistor 410 offen sein und der dritte Transistor 415 kann geschlossen sein. Der geschlossene vierte Transistor 420 kann das hohe Spannungspotential bei Punkt „A” beibehalten.
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Die RVDU 300 kann in dem obigen Zustand bleiben, bis das erste Eingangssignal in die RVDU 300 (das Referenzspannungssignal VREF) sich zu ändern beginnt. Gemäß den technischen Spezifikationen beginnt das Referenzspannungssignal VREF auf einem niedrigen Spannungspotential und erhöht sich, bis es den spezifizierten Pegel erreicht. Während das Referenzspannungssignal VREF auf einem niedrigen Spannungspotential ist, bleibt der erste Transistor 405 offen und ein Stromweg kann nicht zwischen VINT und Substratmasse existieren. Wenn das Referenzspannungssignal VREF (das erste Eingangssignal in die RVDU 300) sich erhöht, kann der erste Transistor 405 leitfähiger werden, dann, wenn das Referenzspannungssignal VREF seinen spezifischen Wert erreicht, kann der erste Transistor 405 vollständig leitfähig werden.
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Wenn ein Stromweg von VINT zu Substratmasse durch Schließen des ersten Transistors 405 erzeugt wird, kann das Spannungspotential an dem Punkt „A” abfallen. Wenn das Spannungspotential an dem Punkt „A” abfällt, erhöht sich das Ausgangsignal der RVDU 300 (sowie das Spannungspotential bei Punkt „B” nach der Verzögerung, die an dem Verzögerungsblock 425 verursacht wurde). Die Verzögerung, die an dem Verzögerungsblock 425 verursacht wurde, stellt sicher, dass die RVDU 300 dann nicht fehlerhaft berichtet, dass das Referenzspannungssignal VREF den spezifizierten Pegel erreicht hat, sollte das Referenzspannungssignal VREF auf den spezifischen Pegel aufgrund eines Störimpulses und/oder Rauschen gestiegen sein.
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Wenn das Spannungspotential bei Punkt „A” vollständig abfällt und das Spannungspotential bei Punkt „B” vollständig ansteigt, öffnet sich der vierte Transistor 420, was zu dem Verstärken des Stromwegs zwischen VINT und Substratmasse führen kann. Dann kann das Spannungspotential bei Punkt „A” mit Substratmasse verbunden werden. Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung kann die RVDU 300 eine Einkreisschaltung sein, was bedeutet, dass die RVDU 300 nicht mehr als ein Störimpuls- und/oder Rauschen-Filter für das Referenzspannungssignal VREF funktionieren kann, sobald das Referenzspannungssignal VREF seinen spezifizierten Wert erreicht und das Ausgangsignal der RVDU 300 auf ein hohes Spannungspotential steigt. Sobald die RVDU 300 das hohe Spannungspotential an ihrem Ausgang aktiviert, was bezeichnet, dass der Referenzspannungssignal den spezifizierten Pegel erreicht hat, kann der Detektor des Taktfreigabesignals CKE (nicht gezeigt) verwendet werden, um das Vorhandensein des Taktfreigabesignals CKE zu bestimmen und dem Speicher zu ermöglichen, eine Operation zu beginnen.
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Bezug nehmend nun auf 5 ist ein Zeitgebungsdiagramm gezeigt, das die Operation der RVDU 300 für einen Speicher gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung darstellt. Eine erste Kurve 505 stellt das Verhalten des zweiten Eingangssignals der RVDU 300 dar, markiert mit PWRON. Eine zweite Kurve 510 stellt das Verhalten des ersten Eingangssignals der RVDU 300 dar, das Referenzspannungssignal VREF. Die zweite Kurve 510 zeigt an, dass ein Störimpuls 515 in dem Referenzspannungssignal VREF zu der Zeit vorliegt, die als eine erste gestrichelte vertikale Linie 517 dargestellt ist. Wie angezeigt ist, kann die Größe des Störimpulses 515 ausreichend sein, um zu der fehlerhaften Bestimmung zu führen, dass das Referenzspannungssignal VREF seinen spezifizierten Zustand erreicht hat.
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Eine dritte Kurve 520 stellt das Spannungspotential bei Punkt „A” dar. Der Störimpuls 515 in dem Referenzspannungssignal VREF kann zu dem Vorhandensein eines ähnlichen Störimpulses in dem Spannungspotential bei Punkt „A” führen. Es wird darauf hingewiesen, dass das Spannungspotential bei Punkt „A” im wesentlichen die Inverse des Referenzspannungssignals VREF mit einer geringen Ausbreitungsverzögerung sein kann. Eine vierte Kurve 525 stellt das Ausgangsignal der RVDU 300 dar, das zu einem Detektor eines Taktfreigabesignals CKE geliefert werden kann. Es ist deutlich in der vierten Kurve 525, dass der Referenzspannungspegel auf einen Spannungspegel abgefallen sein könnte, der unter dem spezifizierten Pegel sein könnte, wenn der Störimpuls 515 fehlerhaft als der Referenzspannungspegel VREF erfasst wurde, der den spezifizierten Pegel erreicht, bis zu der Zeit, zu der der Störimpuls 515 sich zu dem Ausgangsignal der RVDU 300 als ein Störimpuls 527 ausbreitet (der zu der Zeit auftritt, die als zweite gestrichelte vertikale Linie 529 dargestellt ist). Eine fünfte Kurve 530 stellt das Spannungspotential bei Punkt „B” dar (das Ausgangsignal der Verzögerungseinheit 425 (4)). Es wird darauf hingewiesen, dass ein Störimpuls in dem Referenzspannungssignal VREF, der kleiner sein kann als die Zeitverzögerung des Verzögerungselements 425, nicht unter Verwendung des Spannungspotentials bei Punkt „A” erfasst werden kann, sondern durch den vierten Transistor 420 (4) wiederhergestellt werden kann, bevor das Signal den Punkt „B” erreicht. Aufgrund des Wesens der RVDU 300 als eine Einkreisschaltung wird ein solcher Störimpuls auf eine Weise herausgefiltert, die das Ausgangsignal nicht dauerhaft auf hoch schaltet.
