DE10121708B4

DE10121708B4 - Halbleiterspeichereinrichtung und Verfahren zum Ändern von Ausgangsdaten dieser Einrichtung

Info

Publication number: DE10121708B4
Application number: DE10121708A
Authority: DE
Inventors: Masamichi Kasugai Mukai
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2000-11-06
Filing date: 2001-05-04
Publication date: 2007-06-28
Anticipated expiration: 2021-05-05
Also published as: JP4312947B2; US6310818B1; KR20020035419A; DE10121708A1; JP2002150777A; KR100591573B1

Abstract

Verfahren zum Ändern von Ausgangsdaten einer Halbleiterspeichereinrichtung, die mehrere Ports hat, wobei die Halbleiterspeichereinrichtung mehrere Speicherzellen (31), eine erste Bitleitung (BLA), die mit den Speicherzellen verbunden ist, eine zweite Bitleitung (BLB), die mit den Speicherzellen verbunden ist, einen ersten Port (Port A), der mit der ersten Bitleitung verbunden ist, um Eingangsdaten in die Speicherzellen über die erste Bitleitung zu schreiben, einen zweiten Port (Port B), der mit der zweiten Bitleitung verbunden ist, um Daten, die in den Speicherzellen gespeichert sind, über die zweite Bitleitung auszugeben, und eine Datenleseschaltung (41, 71) umfaßt, die mit der zweiten Bitleitung verbunden ist und die eine Latchschaltung umfaßt, um die Daten einer der Speicherzellen zu halten, wobei das Verfahren durch folgende Schritte gekennzeichnet ist:
Ermitteln einer Änderung in den gespeicherten Daten in der Speicherzelle auf der Basis eines Potentials auf der zweiten Bitleitung; und
Ändern der Daten, die durch die Latchschaltung gehalten werden,...

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung, insbesondere auf eine Halbleiterspeichereinrichtung, die Mehrfachports besitzt.
Ein Mehrfachportspeicher und eine Verzögerungsleitung bilden eine Halbleiterspeichereinrichtung, die Mehrfachports hat. Ein Mehrfachportspeicher umfaßt mehrere Adreß- und Eingangs-/Ausgangsschaltungen (I/0-Schaltungen) und wird dazu verwendet, Informationen zwischen Prozessoren zu übertragen. Eine Verzögerungsleitung umfaßt eine Dateneingangsschaltung und eine Datenausgangsschaltung und wird zur Verarbeitung von Bildern verwendet.
Bei einigen Mehrfachport-Halbleiterspeichereinrichtungen werden, wenn Schreibdaten zu einer Speicherzelle von einem der Ports geliefert werden, die Schreibdaten dazu verwendet, die Lesedaten zu ändern, welche aus der Speicherzelle durch eine Leseschaltung gelesen wurden.
1 ist eine schematische Blockdiagramm eines bekannten Mehrfachportspeichers 10. Der Mehrfachportspeicher 10 umfaßt einen Speicherzellenmatrix 11, eine Datenschreibschaltung 13, eine Datenleseschaltung 14, eine Adreßvergleichsschaltung 15, eine Schreibermittlungsschaltung 16, eine Datenänderungsschaltung 17, einen Port A und einen Port B (nicht gezeigt). Die Speicherzellenmatrix umfaßt Speicherzellen 12, die matrixartig angeordnet sind. Der Mehrfachspeicher 10 schreibt Daten (Schreibdaten) WD, welche über den Port A zu den Speicherzellen 12 geliefert werden, und gibt Daten (Lesedaten) RD, die von den Speicherzellen 12 gelesen werden, über den Port B aus.
Die Datenschreibschaltung 13 steuert ein Paar erster Bitleitungen BLA, XBLA auf der Basis der Schreibdaten WD an. Ein Reihendecoder (nicht gezeigt) steuert erste Wortleitungen WLA an. Die Speicherzellen 12 sind jeweils mit einer der ersten Wortleitungen WLA verbunden und speichern Daten (Speicherinformation) auf der Basis des Potentials im Paar erster Bitleitungen BLA, XBLA. Außerdem steuert der Reihendecoder zweite Wortleitungen WLB an, um die Information, die in den Speicherzellen 12 gespeichert ist, in ein Paar zweiter Bitleitungen BLB, XBLB zu lesen.
Die Datenleseschaltung 14 umfaßt einen Leseverstärker und eine Latchschaltung. Der Leseverstärker verstärkt die Potentialdifferenz zwischen den beiden Bitleitungen BLB, XBLB und erzeugt verstärkte Daten. Die Potentialdifferenz wird gemäß der Information erzeugt, die in den Speicherzellen 12 gespeichert ist. Die Latchschaltung speichert die verstärkten Daten und erzeugt ein Einzelbit gelesener Daten und gibt nacheinander die gelesenen Daten RD an eine externe Einrichtung aus. Der Leseverstärker beendet das Arbeiten, wenn die Latchschaltung die verstärkten Daten speichert.
Die Adreßvergleichschaltung 15, die Schreibermittlungsschaltung 16 und die Datenänderungsschaltung 17 ändern Lesedaten RD, die in den Port B mit den Schreibdaten WD geschrieben werden, die neu in die Speicherzellen 12 über den Port A geschrieben werden. Die Schreibdaten WD werden in der gleichen Adresse wie die Lesedaten RD gespeichert.
Die Adreßvergleichsschaltung 15 vergleicht eine Schreibadresse mit einer Leseadresse, um ein Vergleichssignal S1 zu erzeugen, und liefert das Vergleichssignal S1 zur Datenänderungsschaltung 17. Die Schreibermittlungsschaltung 16 ermittelt, ob Daten in andere Ports (beispielsweise den Port A in 1) geschrieben sind, erzeugt ein Ermittlungssignal S2 und liefert das Ermittlungssignal S2 zur Datenänderungsschaltung 17.
Die Datenänderungsschaltung 17 erzeugt ein Aktivierungssignal S3 auf der Basis der Vergleichssignale S1 und der Ermittlungssignale S2. Die Datenänderungsschaltung 17 erzeugt das Aktivierungssignal S3, wenn die Schreibadresse und die Leseadresse die gleichen sind und Daten in den Port A geschrieben sind. Der Leseverstärker der Datenleseschaltung 14 wird auf der Basis des Aktivierungssignals S3 aktiviert.
Wenn die Schreibadresse und die Leseadresse gleich sind, sind sowohl die erste als auch die zweite Wortleitung WLA, WLB, die mit der Speicherzelle 12 verbunden sind (in welche die Schreibdaten WD geschrieben werden sollen) aktiviert. Damit ist die Potentialdifferenz, die zwischen den beiden Bitleitungen BLB, XBLB erzeugt wird, gleich der Potentialdifferenz zwischen den ersten Bitleitungen BLA, XBLA oder der Potentialdifferenz entsprechend den Schreibdaten WD. In diesem Zustand verstärkt der Leseverstärker die Potentialdifferenz zwischen den zweiten Bitleitungen BLB, XBLB. Damit speichert die Latchschaltung ein Signal, welches den gleichen Wert hat wie die Schreibdaten WD, um die Lesedaten RD zu erzeugen.
Man wünscht zunehmend, daß Halbleiterspeichereinrichtungen höhere Integrationsfähigkeiten und höhere Arbeitsgeschwindigkeiten haben. Wenn die Anzahl von Ports vergrößert wird, um einen Mehrfachportspeicher mit einer höheren Geschwindigkeit zu betreiben, wird die Anzahl der Adreßvergleichsschaltungen 15, der Schreibermittlungsschaltung 16 und der Datenänderungsschaltung 17 entsprechend ansteigen. Ein Anstieg bezüglich der Anzahl der Schaltungen 15, 16, 17, bringt eine Vergrößerung der Chipfläche mit sich und behindert dadurch die Integrationsfähigkeit der Halbleiterspeichereinrichtung.

Der US 5 200 926 A ist ein Verfahren zum Ändern von Ausgangsdaten einer Halbleiterspeichereinrichtung zu entnehmen, die eine Datenleseschaltung und eine Latchschaltung aufweist. Die Latchschaltung übernimmt Daten nur, wenn eine Änderung interner Adressensignale vorliegt.

Aus der US 5 305 268 A ist eine Halbleiterspeichereinrichtung bekannt, die interne Steuersignale in Abhängigkeit einer Änderung angelegter Daten erzeugt.

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Mehrfachport-Halbleiterspeichereinrichtung, die eine höhere Integration ermöglicht, und ein Verfahren bereitzustellen, um Ausgangsdaten in einer derartigen Halbleiterspeichereinrichtung zu ändern.

Um die obige Aufgabe zu lösen, liefert die vorliegende Erfindung ein Verfahren, Ausgangsdaten einer Halbleiterspeichereinrichtung, die mehrere Ports hat, zu ändern. Die Halbleiterspeichereinrichtung umfaßt mehrere Speicherzellen, eine erste Bitleitung, die mit den Speicherzellen verbunden ist, eine zweite Bitleitung, die mit den Speicherzellen verbunden ist, einen ersten Port, der mit der ersten Bitleitungen verbunden ist, um Eingangsdaten in die Speicherzellen über die erste Bitleitung zu schreiben, einen zweiten Port, der mit der zweiten Bitleitung verbunden ist, um Daten, die in den Speicherzellen gespeichert sind, über die zweite Bitleitung auszugeben, und eine Datenleseschaltung, die mit der zweiten Bitleitung verbunden ist und die eine Latchschaltung besitzt, um die Daten einer der Speicherzellen zu halten. Das Verfahren umfaßt das Halten der Daten einer der Speicherzellen in der Latchschaltung der Leseschaltung, das Ermitteln einer Änderung in den gespeicherten Daten der Speicherzelle in Verbindung mit den Daten, die in der Latchschaltung gehalten werden, auf der Basis eines Potentials auf der zweiten Bitleitung, und das Ändern der Daten, die in der Latchschaltung gehalten werden, wenn einer Änderung in den gespeicherten Daten ermittelt wird.

Die vorliegende Erfindung stellt außerdem eine Halbleiterspeichereinrichtung bereit, die mehrere Speicherzellen umfaßt, eine erste Wortleitung, die mit den Speicherzellen verbunden ist, eine zweite Wortleitung, die mit den Speicherzellen verbunden ist, eine erste Bitleitung, die mit den Speicherzellen verbunden ist, und eine zweite Bitleitung, die mit den Speicherzellen verbunden ist. Ein erster Port ist mit der ersten Wortleitung und der ersten Bitleitung verbunden, um Eingangsdaten in die Speicherzellen über die erste Bitleitung unter Aktivierung der ersten Wortleitung zu schreiben. Ein zweiter Port ist mit der zweiten Wortleitung und der zweiten Bitleitung verbunden, um Daten, die in jeder der Speicherzellen gespeichert sind, über die zweite Bitleitung durch Aktivierung der zweiten Wortleitung auszugeben. Der zweite Port umfaßt eine Datenleseschaltung, die mit der zweiten Bitleitung verbunden ist, um die gespeicherten Daten zu empfangen und um Ausgangsdaten von den gespeicherten Daten zu erzeugen. Eine Datenhalteschaltung ist mit der Datenleseschaltung verbunden, um die Ausgangsdaten zu halten und um Haltedaten zu erzeugen. Eine Datenände rungs-Ermittlungsschaltung ist mit der zweiten Bitleitung verbunden, um zu ermitteln, ob die gespeicherten Daten auf der Basis eines Potentials in der zweiten Bitleitung geändert wurden. Eine Datenänderungsschaltung ist mit der Datenänderungs-Ermittlungsschaltung und der Datenhalteschaltung verbunden, um die Ausgangsdaten unter Verwendung der Haltedaten zu ändern.

Die vorliegende Erfindung liefert außerdem eine Verzögerungsleitung, die mehrere Speicherzellen umfaßt, eine erste Wortleitung, die mit den Speicherzellen verbunden ist, eine zweite Wortleitung, die mit den Speicherzellen verbunden ist, eine erste Bitleitung, die mit den Speicherzellen verbunden ist, und eine zweite Bitleitung, die mit den Speicherzellen verbunden ist. Ein erster Port ist mit der ersten Wortleitung und der ersten Bitleitung verbunden, um Eingangsdaten in die Speicherzellen über die erste Bitleitung durch Aktivierung der ersten Wortleitung zu schreiben. Ein zweiter Port ist mit der zweiten Wortleitung und der zweiten Bitleitung verbunden, um Daten, die in jeder der Speicherzellen gespeichert sind, über die zweite Bitleitung durch Aktivierung der zweiten Wortleitung auszugeben. Der zweite Port umfaßt eine Datenleseschaltung, die mit der zweiten Bitleitung verbunden ist, um die gespeicherten Daten zu empfangen und um Ausgangsdaten von den gespeicherten Daten zu erzeugen. Eine Datenhalteschaltung ist mit der Datenleseschaltung verbunden, um die Ausgangsdaten zu halten und um Haltedaten zu erzeugen. Eine Datenänderungs-Ermittlungsschaltung ist mit der zweiten Bitleitung verbunden, um zu ermitteln, ob die gespeicherten Daten auf der Basis eines Potentials in der zweiten Bitleitung geändert wurden. Eine Datenänderungsschaltung ist mit der Datenänderungs-Ermittlungsschaltung und der Datenhalteschaltung verbunden, um die Ausgangsdaten unter Verwendung der Haltedaten zu ändern.

Die vorliegende Erfindung liefert außerdem einen Mehrfachportspeicher, der mehrere Speicherzellen umfaßt, eine erste Wortleitung, die mit den Speicherzellen verbunden ist, eine zweite Wortleitung, die mit den Speicherzellen verbunden ist, eine erste Bitleitung, die mit den Speicherzellen verbunden ist, und eine zweite Bitleitung, die mit den Speicherzellen verbunden ist. Ein erster Port ist mit der ersten Wortleitung und der ersten Bitleitung verbunden, um Eingangsdaten in die Speicherzellen über die erste Bitleitung durch Aktivierung der ersten Wortleitung zu schreiben. Ein zweiter Port ist mit der zweiten Wortleitung und der zweiten Bitleitung verbunden, um Daten, die in jeder der Speicherzellen gespeichert sind, über die zweite Bitleitung durch Aktivierung der zweiten Wortleitung auszugeben. Der zweite Port umfaßt eine Datenleseschaltung, die mit der zweiten Bitleitung verbunden ist, um die gespeicherten Daten zu empfangen und um Ausgangsdaten von den gespeicherten Daten zu erzeugen. Eine Datenhalteschaltung ist mit der Datenleseschaltung verbunden, um die Aus gangsdaten zu halten und um Haltedaten zu erzeugen. Eine Datenänderungs-Ermittlungsschaltung ist mit der zweiten Bitleitung verbunden, um zu ermitteln, ob die gespeicherten Daten auf der Basis eines Potentials in der zweiten Bitleitung geändert wurden. Eine Datenänderungsschaltung ist mit der Datenänderungs-Ermittlungsschaltung und der Datenhalteschaltung verbunden, um die Ausgangsdaten unter Verwendung der Haltedaten zu ändern.

Andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung deutlich, die in Verbindung mit den beiliegenden Zeichnungen vorgenommen wurde, die ein Ausführungsbeispiel der Prinzipien der Erfindung zeigen.

Die Erfindung wird zusammen mit den Aufgaben, Vorteilen am besten mit Hilfe der Beschreibung der folgenden Ausführungsformen zusammen mit den beiliegenden Zeichnungen verstanden, in denen:

1 eine schematische Blockdarstellung einer bekannten Halbleiterspeichereinrichtung ist;

2 eine schematische Blockdarstellung einer Halbleiterspeichereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist;

3 eine schematische Blockdarstellung der Halbleiterspeichereinrichtung von 2 ist;

4 eine schematische Schaltungsanordnung einer Speicherzelle und einer Pegelhalteschaltung der Halbleiterspeichereinrichtung von 2 ist;

5 ein kombiniertes Zeitablauf- und Schwingungsformdiagramm ist, welches Lese- und Schreiboperationen in der Halbleiterspeichereinrichtung von 2 zeigt;

6 eine schematische Schaltungsanordnung einer Leseschaltung der Halbleiterspeichereinrichtung von 2 ist;

7 eine schematische Schaltungsanordnung einer Halbleiterspeichereinrichtung gemäß einer zweiten Ausführungsform der Erfindung ist;

8 ein kombiniertes Zeitablauf- und Schwingungsformdiagramm ist, welches den Betrieb der Halbleiterspeichereinrichtung von 7 zeigt;

9 ein schematisches Blockdiagramm einer Halbleiterspeichereinrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung ist; und

10 ein kombiniertes Zeitablauf- und Schwingungsformdiagramm ist, welches den Betrieb der Halbleiterspeichereinrichtung von 9 zeigt.

Ausführliche Beschreibung der bevorzugten Ausführungsformen
In den Zeichnungen werden gleiche Bezugszeichen durchwegs für gleiche Elemente verwendet.
Erste Ausführungsform
2 ist eine schematische Blockdarstellung einer Halbleiterspeichereinrichtung 20 gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Bei der ersten Ausführungsform wird die Halbleiterspeichereinrichtung 20 bei einem Dualportspeicher angewandt.
Der Dualportspeicher 20 umfaßt eine Speicherzellenmatrix 21 und zwei Ports (Port A und B). Der Port A ist ein Eingangs-/Ausgangs-Port und funktioniert so, um Daten in die Speicherzellenmatrix 21 zu schreiben und um Daten aus der Speicherzellenmatrix 21 zu lesen. Der Port B ist ein Ausgangsport und arbeitet so, um Daten aus der Speicherzellenmatrix 21 zu lesen.
Der Dualportspeicher 20 umfaßt außerdem eine Port-A-Steuerschaltung 22, einen Port-A-Reihendecoder 23, einen Port-A-Spaltendecoder 24 und eine Port-A-Datenlese-/Schreibeinheit 25. Der Dualportspeicher 20 besitzt außerdem eine Port-B-Steuerschaltung 26, einen Port-B-Reihendecoder 27, einen Port-B-Spaltendecoder 28 und eine Port-B-Datenleseeinheit 29.
Die Speicherzellenmatrix 21 ist mit dem Port-A-Reihendecoder 23 über mehrere erste Wortleitungen WLA und mit dem Port-A-Spaltendecoder 24 über Paare erster Bitleitungen BLA, XBLA verbunden. Die Speicherzellenmatrix 21 ist mit dem Port-B-Reihendecoder 27 über mehrere zweite Wortleitungen WLB verbunden und mit dem Port-B-Spaltendecoder 28 über Paare zweiter Bitleitungen BLB, XBLB verbunden.
Die Port-A-Steuerschaltung 22 empfängt mehrere Steuersignale, die ein Taktsignal CK umfassen, und erzeugt Steuersignale S11A, S12A, S13A auf der Basis der empfangenen Steuersignale. Außerdem liefert die Port-A-Steuerschaltung 22 das Steuersignal S11A zum Port-A-Reihendecoder 23, das Steuersignal S12A zum Port-A-Spaltendecoder 24 und das Steuersignal S13A zur Port-A-Datenlese-/Schreibeinheit 25.
Der Port-A-Reihendecoder 23 empfängt ein Port-A-Reihenadreßsignal RAA auf der Basis des Steuersignals S11A und decodiert das Reihenadreßsignal RAA. Eine der ersten Wortleitungen WLA wird auf der Basis des decodierten Reihenadreßsignals RAA aktiviert.
Der Port-A-Spaltendecoder 24 empfängt ein Port-A-Spaltenadreßsignal CAA auf der Basis des Steuersignals S12A und decodiert das Spaltenadreßsignal CAA. Eines der Paare von ersten Bitleitungen BLA, XBLA ist mit der Datenlese-/Schreibeinheit 25 auf der Basis des decodierten Spaltenadreßsignals CAA verbunden.
Die Port-A-Datenlese-/Schreibeinheit 25 führt das Lesen und Schreiben auf der Basis des Steuersignals S13A durch. Wenn Daten geschrieben werden, steuert die Port-A-Lese-/Schreibeinheit 25 das Paar der ersten Bitleitungen BLA, XBLA, die mit dem Port-A-Spaltendecoder 24 verbunden sind, auf der Basis von Eingangsdaten DI an. In diesem Zustand werden die Eingangsdaten DI in der Speicherzelle gespeichert, die mit den Zwischenabschnitt zwischen dem angesteuerten Paar erster Bitleitungen BLA, XBLA und der aktivierten ersten Wortleitung WLA verbunden ist.
Wenn Daten gelesen werden, steuern die Speicherzellen, die mit der aktivierten ersten Wortleitung WLA verbunden sind, die ersten Bitleitungen BLA, XBLA auf der Basis der gespeicherten Daten an. Die Port-A-Datenlese-/Schreibeinheit 25 verstärkt die Potentialdifferenz zwischen den verbundenen ersten Bitleitungen BLA, XBLA, um erste Ausgangsdaten DOA zu erzeugen und um die ersten Ausgangsdaten DOA an eine externe Einrichtung auszugeben.
Die Port-B-Steuerschaltung 26 empfängt mehrere Steuersignale einschließlich eines Taktsignals CK und erzeugt Steuersignale S11B, S12B, S13B auf der Basis der empfangenen Steuersignale. Außerdem liefert die Port-B-Steuerschaltung 26 das Steuersignal S11B zum Port-B-Reihendecoder 27, das Steuersignal S12B zum Port-B-Spaltendecoder 28, und das Steuersignal S13B zur Port-B-Datenleseeinheit 29.
Der Port-B-Reihendecoder 27 empfängt ein Port-B-Reihenadreßsignal RAB auf der Basis des Steuersignals S11B und decodiert das Reihenadreßsignal RAB. Eine der zweiten Wortleitungen WLB wird auf der Basis des decodierten Reihenadreßsignals RAB aktiviert. Die Speicherzellen, die mit der aktivierten zweiten Wortleitung WLB verbunden sind, steuern die zweite Bitleitungen BLB, XBLB auf der Basis der gespeicherten Daten an.
Der Port-B-Spaltendecoder 28 empfängt ein Port-B-Spaltenadreßsignal CAB auf der Basis des Steuersignals S12B und decodiert das Spaltenadreßsignal CAB. Eines der Paare von zweiten Bitleitungen BLB, XBLB ist mit der Port-B-Datenleseeinheit auf der Basis des decodierten Spaltenadreßsignals CAB verbunden.
Auf der Basis des Steuersignals S13B verstärkt die Port-B-Datenleseeinheit 29 die Potentialdifferenz zwischen den zweiten Bitleitungen BLB, XBLB, die mit dem Port-B-Spaltendecoder 28 verbunden sind, um so zweite Ausgangsdaten DOB zu erzeugen und die zweiten Ausgangsdaten DOB an eine externe Einrichtung auszugeben.
Der Dualportspeicher 20 ist eine synchrone Halbleiterspeichereinrichtung (SRAM). Die Port-A-Steuerschaltung 22 erzeugt die Steuersignale S11A–S13A, die ein internes Taktsignal CK umfassen. Die Port-B-Steuerschaltung 26 erzeugt die Steuersignale S11B– S13B, die ebenfalls das Taktsignal CK umfassen. Damit werden die Schaltungen 23–25, die jeweils die Steuersignale S11A–S13A empfangen, und die Schaltungen 27–29, die jeweils die Steuersignale S11B–S13B empfangen, synchron mit dem Taktsignal CK betrieben.
3 ist eine Blockdarstellung des Dualportspeichers 20 und zeigt Teile, die auf die Datenänderung beim Port B bezogen sind.
Die Speicherzellenmatrix 21 umfaßt mehrere Speicherzellen 31, die matrixförmig angeordnet sind. Die Speicherzellen 31, welche in der gleichen Spalte angeordnet sind, sind jeweils mit den gleichen Paar erster Bitleitungen BLA, XBLA und mit dem gleichen Paar zweiter Bitleitungen BLB, XBLB verbunden. Außerdem sind die Speicherzellen 31, die in der gleichen Reihe angeordnet sind, jeweils mit der gleichen ersten und zweiten Wortleitung WLA, WLB verbunden.
3 zeigt drei der Speicherzellen 31, die mit einem Paar der ersten Bitleitungen BLA, XBLA und einem Paar der zweiten Bitleitungen BLB, XBLB verbunden sind. Jede der Speicherzellen 31 bei der ersten Ausführungsform ist eine Twinzelle mit offenem Drain.
Die zweiten Bitleitungen BLB, XBLB sind mit einer Pegelhalteschaltung 32 verbunden. Wenn die Daten in den Speicherzellen 31 geändert werden, lädt die Pegelhalteschaltung 32 eine der zweiten Bitleitungen BLB, XBLB auf, die durch das Datenlesen entladen sind. Der Potentialpegel der geladenen einen der zweiten Bitleitungen BLB, XBLB ist invertiert.
In bezug auf 4 umfaßt jede Speicherzelle 31 zehn Transistoren. Das heißt, jede Speicherzelle 31 umfaßt zwei CMOS-Inverter 32, 34 (d.h., vier MOS-Transistoren) und sechs NMOS-Transistoren Q1–Q6. Der Ausgangsanschluß des Inverters 33 ist mit dem Eingangsanschluß des Inverters 34 verbunden, und der Ausgangsanschluß des Inverters 34 ist mit dem Eingangsanschluß des Inverters 33 verbunden.
Das Gate des NMOS-Transistors Q1 ist mit der verknüpften ersten Wortleitung WLA verbunden. Auf der Basis eines Signals, welches durch die erste Wortleitung WLA empfangen wird, verbindet der NMOS-Transistor Q1 einen ersten Knoten N1 mit der verknüpften invertierten ersten Bitleitung XBLA. Der erste Knoten N1 ist zwischen dem Eingangsanschluß des Inverters 3 und dem Ausgangsanschluß des Inverters 34 angeordnet.
Das Gate des NMOS-Transistors Q2 ist mit der verknüpften ersten Wortleitung WLA verbunden. Auf der Basis eines Signals, welches von der ersten Wortleitung WLA empfangen wird, verbindet der NMOS-Transistor Q2 einen zweiten Knoten N2 mit der verknüpften ersten Bitleitung BLA. Der zweite Knoten N2 ist zwischen dem Ausgangsanschluß des Inverters 33 und dem Eingangsanschluß des Inverters 34 angeordnet.
Das Gate des NMOS-Transistors ist mit dem ersten Knoten N1 verbunden, und das Gate des NMOS-Transistors Q4 ist mit dem zweiten Knoten N2 verbunden. Die Sourcen der NMOS-Transistoren Q3, Q4 sind jeweils mit einer Niedrigpotential-Spannungsversorgung VSS verbunden.
Das Gate des NMOS-Transistors Q5 ist mit der verknüpften zweiten Wortleitung WLB verbunden. Auf der Basis eines durch die zweite Wortleitung WLB empfangenen Signals verbindet der NMOS-Transistor Q5 den Drain des NMOS-Transistors Q3 mit der verknüpften zweiten Bitleitung BLB. Das Gate des NMOS-Transistors Q6 ist mit der zweiten Wortleitung WLB verbunden. Auf der Basis des durch die zweite Wortleitung WLB empfangenen Signals verbindet der NMOS-Transistor Q6 den Drain des NMOS-Transistors Q4 mit der verknüpften invertierten zweiten Bitleitung XBLB.
Die Pegelhalteschaltung 32 umfaßt zwei PMOS-Transistoren Q7, Q8. Der PMOS-Transistor Q7 besitzt eine Source, die mit einer Hochpotential-Spannungsversorgung VDD verbunden ist, einen Drain, der mit der zweiten Bitleitung BLB verbunden ist, und ein Gate, welches mit der invertierten zweiten Bitleitung XBLB verbunden ist. Der PMOS-Transistor Q8 besitzt eine Source, die mit einer Hochpotential-Spannungsversorgung VDD verbunden ist, einen Drain, der mit der invertierten zweiten Bitleitung XBLB verbunden ist, und ein Gate, welches mit der zweiten Bitleitung BLB verbunden ist.
Das Ändern von Speicherdaten wird nun mit Hilfe von 5 erläutert. Nachdem Daten aus der Speicherzelle 31 in den Port B gelesen sind, schreibt der Dualportspeicher 20 Daten vom Port A, um die Speicherdaten zu ändern.
Wenn die Speicherzelle 31 Daten "0" hält, ist das Potential am ersten Knoten N1 auf dem niedrigen Pegel, und das Potential am zweiten Knoten N2 ist auf dem hohen Pegel. Damit wird der NMOS-Transistor Q3 deaktiviert und der NMOS-Transistor Q4 aktiviert. Das verknüpfte Paar zweiter Bitleitungen BLB, XBLB wird auf ein vorher-festgelegtes Potential (welches bei der Hochpotential-Spannungsversorgung-VDD der Pegel ist, der als Hochpegel definiert ist) durch eine Vorladeschaltung (nicht gezeigt) vorgeladen.
Wenn eine verknüpfte zweite Wortleitung WLB ausgewählt wird und das Potential auf der zweiten Wortleitung WLB sich auf den hohen Pegel verschiebt, werden die NMOS-Transistoren Q5, Q6 aktiviert. Die aktivierten NMOS-Transistoren Q5, Q6 verbinden die invertierte zweite Bitleitung XBLB mit der Niedrigpotential-Spannungsversorgung VSS über die verknüpften NMOS-Transistoren Q6, Q4 und entlädt die invertierte zweite Bitleitung XBLB. In diesem Zustand ist der PMOS-Transistor. Q7 der Pegelhalteschaltung 32 aktiviert, und die Pegelhalteschaltung 32 hält das Potential auf der zweiten Bitleitung BLB auf dem hohen Pegel.
Wenn Daten "1" in die Speicherzelle 31 vom Port A geschrieben werden, beliefert die Port-A-Datenlese-/Schreibeinheit 25 (in 2 gezeigt) die erste Bitleitung BLA mit einer niedrigen Spannung und die invertierte erste Bitleitung XBLA mit einer hohen Spannung. In diesem Zustand ist die verknüpfte erste Wortleitung WLA ausgewählt. Wenn sich das Potential der ersten Wortleitung WLA auf den hohen Pegel verschiebt, werden die NMOS-Transistoren Q1, Q2 aktiviert. Damit verschiebt sich das Potential am ersten Knoten N1 auf den hohen Pegel, und das Potential am zweiten Knoten N2 verschiebt sich auf den niedrigen Pegel. Damit wird der NMOS-Transistor Q3 aktiviert und der NMOS-Transistor Q4 deaktiviert.
In diesem Zustand aktiviert die zweite Wortleitung WLB den NMOS-Transistor Q5. Damit wird die zweite Bitleitung BLB entladen. Folglich wird der PMOS-Transistor Q8 der Pegelhalteschaltung 32 aktiviert. Damit wird die invertierte zweite Bitleitung XBLB geladen und das Potential der invertierten zweiten Bitleitung XBLB auf den hohen Pegel verschoben. Die gleiche Operation wird durchgeführt, wenn die Speicherzelle 31 Daten "1" hält, die auf Daten "0" geändert werden, die vom Port A geschrieben werden.
Wenn Daten von einer Speicherzelle 31 gelesen werden, hält auf diese Art und Weise die Pegelhalteschaltung 32 die verknüpfte zweite Bitleitung BLB (oder die invertierte zweite Bitleitung XBLB) auf einem hohen Pegel. Wenn sich die Daten in der Speicherzelle 31 ändern, lädt die Pegelhalteschaltung 32 die verknüpfte invertierte zweite Bitleitung XBLB (oder die zweite Bitleitung BLB), die während des Datenlesens entladen wurde.
Die Port-B-Datenleseeinheit 29 von 2 wird nun erläutert.
Die Port-B-Datenleseeinheit 29 umfaßt eine Datenleseschaltung 41, eine Datenänderungs-Ermittlungsschaltung 42, eine Datenhalteschaltung 43 und eine Datenänderungsschaltung 44, wie in 3 gezeigt ist. Die Datenleseschaltung 41 und die Datenänderungs-Ermittlungsschaltung 42 sind mit den Paaren zweiter Bitleitungen BLB, XBLB verbunden.
Die Datenleseschaltung 14 verstärkt die Potentialdifferenz, die zwischen den Paaren zweiter Bitleitungen BLB, XBLB erzeugt wird, um ein verstärktes Signal zu erzeugen. Danach speichert die Datenleseschaltung 41 das verstärkte Signal, um zweite Ausgangsdaten DOB und erste Haltedaten DO1 zu erzeugen, und liefert die ersten Haltedaten DO1 zur Datenhalteschaltung 43.
Die Datenänderungs-Ermittlungsschaltung 42 ermittelt, ob die Daten in den Speicherzellen 31 geändert wurden und erzeugt ein Ermittlungssignal SM. Das Ermittlungssignal SM wird zur Datenhalteschaltung 43 und zur Datenänderungsschaltung 44 geliefert.
In 5 sind bei der ersten Ausführungsform, wenn die Daten in einer Speicherzelle 31 geändert werden, die Potentiale auf den verknüpften zweiten Bitleitungen BLB, XBLB während einer Zeitdauer T niedrig. Die Datenänderungs-Ermittlungsschaltung 42 (siehe 3) ermittelt, ob beide Potentiale auf den zweiten Bitleitungen BLB, XBLB niedrig sind. Wenn beide Potentiale auf den zweiten Bitleitungen BLB, XBLB niedrig sind, erzeugt die Datenänderungs-Ermittlungsschaltung 42 das Ermittlungssignal SM auf einem hohen Pegel. Wenn eines der Potentiale auf den zweiten Bitleitungen BLB, XBLB hoch ist, erzeugt die Datenänderungs-Ermittlungsschaltung 42 das Ermittlungssignal SM auf einen niedrigen Pegel.
Die Datenhalteschaltung 43 hält die Daten, die von einer Speicherzelle 31 gelesen werden. Die Datenhalteschaltung 43 empfängt die ersten Haltedaten DO1, erzeugt zweite Haltedaten DO2 und liefert die zweiten Haltedaten DO2 zur Datenänderungsschaltung 44. Wenn das Ermittlungssignal SM hoch ist, ändert die Datenänderungsschaltung 44 die Daten, die durch die Datenleseschaltung 41 gehalten werden, auf der Basis der zweiten Haltedaten DO2.
Auf diese Weise ermittelt in der Port-B-Datenleseeinheit 29 die Datenänderungs-Ermittlungsschaltung 42 die Änderung von Daten in den Speicherzellen 31 und ändert die zweiten Ausgangsdaten DOB auf der Basis des Ermittlungssignals SM.
Die Port-B-Datenleseeinheit 29 wird nun mit Hilfe von 6 erläutert.
Die Datenleseschaltung 41 umfaßt einen Leseverstärker 45 und eine Latchschaltung 46. Der Leseverstärker 45 verstärkt die Potentialdifferenz zwischen den zweiten Bitleitungen BLB, XBLB und erzeugt ein verstärktes Signal 521. Das verstärkte Signal S21 wird zur Latchschaltung 46 geliefert. Wenn beispielsweise das Potential auf der zweiten Bitleitung BLB hoch ist und das Potential auf der invertierten zweiten Bitleitung XBLB niedrig ist, wird das verstärkte Signal 521, welches zur Latchschaltung 46 geliefert wird, hoch.
Die Latchschaltung 46 hat ein Übertragungsgate 51 und zwei Inverter 52, 53. Das Übertragungsgate 51 umfaßt einen PMOS-Transistor und einen NMOS-Transistor. Das Gate des PMOS-Transistors empfängt ein internes Taktsignal ICK, und das Gate des NMOS-Transistors empfängt ein internes Taktsignal XICK. Das interne Taktsignal ICK und das invertierte Taktsignal XICK sind im Steuersignal S13B enthalten und werden aus dem Taktsignal CK erzeugt (2). Das Übertragungsgate 51 wird auf der Basis der internen Taktsignale ICK, XICK aktiviert und deaktiviert. Wenn das Übertragungsgate 51 aktiviert ist, ist der Leseverstärker 45 mit dem Eingangsanschluß des Inverters 52 verbunden. Der Ausgangsan schluß des Inverters 52 ist mit dem Eingangsanschluß des Inverters 53 verbunden, und der Ausgangsanschluß des Inverters 53 ist mit dem Eingangsanschluß des Inverters 52 verbunden.
Bei einer synchronen Halbleitereinrichtung sind die Taktsignal, die das Übertragungsgate 51 aktivieren und deaktivieren, die internen Taktsignale ICK, XICK. Bei einer asynchronen Halbleiterspeichereinrichtung sind die Taktsignale, die das Übertragungsgate 51 aktivieren und deaktivieren, Steuersignale auf der Basis von verschobenen Adressen.
Die Latchschaltung 46 empfängt das verstärkte Signal S21 vom Leseverstärker 45 auf der Basis der internen Taktsignale ICK, XICK. Die Latchschaltung 46 speichert das empfangene verstärkte Signal S21, um die ersten Haltedaten DO1 und die zweiten Ausgangsdaten DOB zu erzeugen. Die ersten Haltedaten DO1 werden zur Datenhalteschaltung 43 geliefert, und die zweiten Ausgangsdaten DOB werden zu einer externen Einrichtung geliefert. Die ersten Haltedaten DO1 und die zweiten Ausgangsdaten DOB sind das gleiche Signal.
Die Datenänderungs-Ermittlungsschaltung 42 umfaßt drei NAND-Schaltungen 54, 55, 56 und einen Inverter 57. Die NAND-Schaltungen 54, 55 bilden eine Latchschaltung.
Die zweite Bitleitung BLB ist mit dem ersten Eingangsanschluß der NAND-Schaltung 54 verbunden, und der Ausgangsanschluß der NAND-Schaltung 55 ist mit dem zweiten Eingangsanschluß der NAND-Schaltung 54 verbunden. Die invertierte zweite Bitleitung XBLB ist mit einem ersten Eingangsanschluß der NAND-Schaltung 55 verbunden, und der Ausgangsanschluß der NAND-Schaltung 54 ist mit einem zweiten Eingangsanschluß der NAND-Schaltung 55 verbunden.
Der Ausgangsanschluß der NAND-Schaltung 54 ist mit einem ersten Eingangsanschluß der NAND-Schaltung 56 verbunden, und der Ausgangsanschluß der NAND-Schaltung 55 ist mit einem zweiten Eingangsanschluß der NAND-Schaltung 56 verbunden. Der Ausgangsanschluß der NAND-Schaltung 56 ist mit dem Eingangsanschluß des Inverters 57 verbunden. Der Inverter 57 invertiert das Ausgangssignal der NAND-Schaltung 56, um das Ermittlungssignal SM zu erzeugen, und liefert das Ermittlungssignal SM zur Datenhalteschaltung 43 und zur Datenänderungsschaltung 44 (einschließlich den ersten und zweiten Änderungsschaltungen 44a, 44b). Das invertierte Ermittlungssignal XSM wird von einem Knoten zwischen der NAND-Schaltung 56 und dem Inverter 57 zur Datenhalteschaltung 43 geliefert.
In der Datenänderungs-Ermittlungsschaltung 42 ist, wenn das Potential auf einer der zweiten Bitleitungen BLB, XBLB hoch ist, das invertierte Ermittlungssignal XSM, welches von der NAND-Schaltung 56 ausgegeben wird, hoch, und das Ermittlungssignal SM, welches vom Inverter 57 ausgegeben wird, ist niedrig. Wenn beide Potentiale auf den zweiten Bitleitungen BLB, XBLB niedrig sind, ist das invertierte Ermittlungssignal XSM, welches von der NAND-Schaltung 56 ausgegeben wird, niedrig, und das Ermittlungssignal SM, welches vom Inverter 57 ausgegeben wird, ist hoch.
Die Datenhalteschaltung 43 umfaßt zwei PMOS-Transistoren Q11, Q12, zwei NMOS-Transistoren Q13, Q14 und drei Inverter 58, 59, 60. Die Transistoren Q11–Q14 bilden eine Inverterschaltung, die auf der Basis der Ermittlungssignale SM, XSM betrieben wird. Die Inverter 58, 59 bilden eine Latchschaltung.
Die Gates des PMOS-Transistors Q11 und des NMOS-Transistors Q13 empfangen die ersten Haltedaten DO1. Die Source des PMOS-Transistors Q11 ist mit der Hochpotential-Spannungsversorgung VDD verbunden, und die Source des NMOS-Transistors Q13 ist mit der Niedrigpotential-Spannungsversorgung VSS verbunden.
Der PMOS-Transistor Q12 und der NMOS-Transistor Q14 sind zwischen den Drains der Transistoren Q11, Q13 geschaltet. Das Gate des PMOS-Transistors Q12 empfängt das Ermittlungssignal SM, und das Gate des NMOS-Transistors Q14 empfängt das invertierte Ermittlungssignal XSM. Ein Knoten zwischen dem PMOS-Transistor Q12 und dem NMOS-Transistor Q14 ist mit dem Eingangsanschluß des Inverters 58 verbunden.
Der Ausgangsanschluß des Inverters 58 ist mit dem Eingangsanschlüssen der Inverter 59, 60 verbunden, und der Ausgangsanschluß des Inverters 59 ist mit dem Eingangsanschluß des Inverters 58 verbunden. Der Inverter 58 gibt die zweiten Haltedaten DO2a aus, und der Inverter 60 gibt die invertierten zweiten Haltedaten DO2b aus.
Die Datenhalteschaltung 43 invertiert die ersten Haltedaten DO1 und erzeugt die invertierten ersten Haltedaten DO1 mit der Inverterschaltung (Q11–Q14), und liefert die invertierten ersten Haltedaten DO1 zur Latchschaltung (58, 59). Die Datenhalteschaltung 43 hält die invertierten ersten Haltedaten DO1 in der Latchschaltung (58, 59) und gibt auf der Basis der Haltedaten die zweiten Haltedaten DO2a und die invertierten zweiten Haltedaten DO2b aus.
Die Datenänderungsschaltung 44 besitzt eine erste Änderungsschaltung 44a und eine zweite Änderungsschaltung 44b. Die erste Änderungsschaltung 44a umfaßt eine NAND-Schaltung 61 und einen PMOS-Transistor Q15. Die NAND-Schaltung 61 besitzt einen ersten Eingangsanschluß, um das Ermittlungssignal SM zu empfangen, und einen zweiten Eingangsanschluß, um die zweiten Haltedaten DO2a zu empfangen.
Der Ausgangsanschluß der NAND-Schaltung 61 ist mit dem Gate des PMOS-Transistors Q15 verbunden. Der PMOS-Transistor Q15 besitzt eine Source, die mit der Hochpotential-Spannungsversorgung VDD verbunden ist, und einen Drain, der mit dem Knoten N11 der Latchschaltung 46 verbunden ist.
Wenn sowohl das Ermittlungssignal SM als auch die zweiten Haltedaten DO2a hoch sind, liefert die NAND-Schaltung 61 ein niedriges Ausgangssignal zum Gate des PMOS-Transistors Q15. Damit wird der PMOS-Transistor Q15 aktiviert, wobei der Knoten N11 mit der Hochpotential-Spannungsversorgung VDD verbunden wird.
Wenn das Potential am Knoten N11 niedrig ist, sind die zweiten Ausgangsdaten DOB und die zweiten Haltedaten DO2a hoch. Auf der Basis des hohen Ermittlungssignals SM und der zweiten Haltedaten DO2a verschiebt die erste Änderungsschaltung 44a das Potential auf dem Knoten N1 auf einen hohen Pegel. Damit werden die zweiten Ausgangsdaten DOB auf den niedrigen Pegel abgeändert.
Die zweite Änderungsschaltung 44b umfaßt eine NAND-Schaltung 62, einen Inverter 63 und einen NMOS-Transistor Q16. Die NAND-Schaltung 62 besitzt einen ersten Eingangsanschluß, um das Ermittlungssignal SM zu empfangen, und einen zweiten Eingangsanschluß, um die invertierten zweiten Haltedaten DO2b zu empfangen. Der Ausgangsanschluß der NAND-Schaltung 62 ist mit dem Eingangsanschluß des Inverters 63 verbunden.
Der Ausgangsanschluß des Inverters 63 ist mit dem Gate des NMOS-Transistors Q16 verbunden. Der NMOS-Transistor Q16 besitzt eine Source, die mit der Niedrigpotential-Spannungsversorgung VSS verbunden ist, und einen Drain, der mit dem Knoten N11 verbunden ist.
Wenn sowohl das Ermittlungssignal SM als auch die invertierten zweiten Haltedaten DO2b hoch sind, liefert die NAND-Schaltung 62 ein niedriges Signal zum Inverter 63. Dann liefert der Inverter 63 ein hohes Ausgangssignal zum Gate des NMOS-Transistors Q16. Damit wird der NMOS-Transistor Q16 aktiviert, und der Knoten N11 wird mit der Niedrigpotential-Spannungsversorgung VSS verbunden.
Wenn das Potential am Knoten N11 hoch ist, sind die invertierten zweiten Haltedaten DO2b hoch, und die zweiten Ausgangsdaten DOB sind niedrig. Die zweite Änderungsschaltung 44b verschiebt das Potential am Knoten N11 auf einen niedrigen Pegel auf der Basis des hohen Ermittlungssignals SM und der hohen invertierten zweiten Haltedaten DO2b. In diesem Zustand werden die zweiten Ausgangsdaten DOB auf den hohen Pegel abgeändert.
Somit ist im Dualportspeicher 20 (siehe 2) die Datenleseschaltung 41 mit den zweiten Bitleitungen BLB, XBLB verbunden und gibt die zweiten Ausgangsdaten DOB auf der Basis des Potentialpegels auf den zweiten Bitleitungen BLB, XBLB aus.
Wenn die Potentialpegel auf den zweiten Bitleitungen BLB, XBLB niedrig sind, ermittelt die Datenänderungs-Ermittlungsschaltung 42, ob Daten in der Speicherzelle 31 geändert wurden. Die Speicherzelle 31 ist eine der Speicherzellen 31, aus welcher Daten gelesen wurden, bevor die Daten geändert wurden. In diesem Zustand erzeugt die Datenänderungs-Ermittlungsschaltung 42 ein hohes Ermittlungssignal SM und ein niedriges invertiertes Ermittlungssignal XSM.
Auf der Basis der Daten, die aus der Speicherzelle 31 vor der Datenänderung gelesen werden, erzeugt die Datenhalteschaltung 43 die zweiten Haltedaten DO2a und die invertierten zweiten Haltedaten DO2b. Auf der Basis des hohen Ermittlungssignals SM und der zweiten Haltedaten DO2a (oder der invertierten zweiten Haltedaten DO2b) ändert die Datenänderungsschaltung 44 die Ausgangsdaten DOB der Datenleseschaltung 41 (Latchschaltung 46).
Die Halbleiterspeichereinrichtung (Dualportspeicher) 20 gemäß der ersten Ausführungsform weist die nachfolgenden Vorteile auf:

(1) Wenn die Potentialpegel auf den zweiten Bitleitungen BLB, XBLB niedrig sind, ermittelt die Port-B-Datenleseeinheit 29, ob die Daten in der Speicherzelle 31 geändert wurden und ändert die Ausgangsdaten DOB. Der Schaltungsaufbau der Datenänderungs-Ermittlungsschaltung 42, der Datenhalteschaltung 43 und der Datenänderungsschaltung 44 in der Port-B-Datenleseeinheit 29 ist wesentlich kleiner als der Schaltungsaufbau der bekannten Adreßvergleichsschaltung 15, der Schreibermittlungsschaltung 16 und der Datenänderungsschaltung 17 (siehe 1). Sogar, wenn die Anzahl der Ports vergrößert wird, ist der Aufbau der Schaltung zum Ändern von Daten klein. Damit wird die Integrationsfähigkeit des Dualportspeichers 20 vergrößert.

Zweite Ausführungsform
7 ist eine schematische Schaltungsanordnung einer Halbleiterspeichereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Bei der zweiten Ausführungsform wird die Halbleiterspeichereinrichtung bei einem Dualportspeicher angewandt. 7 zeigt eine Port-B-Datenleseeinheit 70 des Dualportspeichers.
Die Port-B-Datenleseeinheit 79 umfaßt eine Datenleseschaltung 71, eine Datenänderungs-Ermittlungsschaltung 72, eine Datenhalteschaltung 73, eine erste Änderungsschaltung 74, eine zweite Änderungsschaltung 75 und einen Inverter 76.
Die Datenleseschaltung 71 ist eine Latchschaltung, die zwei NAND-Schaltungen 81, 82 umfaßt. Die NAND-Schaltung 81 besitzt einen ersten Eingangsanschluß, der mit der zweiten Bitleitung BLB verbunden ist, und einen zweiten Eingangsanschluß, der mit dem Ausgangsanschluß der NAND-Schaltung 82 verbunden ist. Die NAND-Schaltung 82 hat einen ersten Eingangsanschluß, der mit der invertierten zweiten Bitleitung XBLB verbunden ist, und einen zweiten Eingangsanschluß, der mit dem Ausgangsanschluß der NAND-Schaltung 81 verbunden ist.
Die Datenleseschaltung 71 speichert den Potentialpegel auf den zweiten Bitleitungen BLB, XBLB. Die NAND-Schaltung 81 gibt Haltedaten DO3a aus, und die NAND-Schaltung 82 gibt Haltedaten DO3b aus. Der Ausgangsanschluß der NAND-Schaltung 82 ist mit dem Eingangsanschluß des Inverters 76 verbunden, und der Inverter 76 gibt die zweiten Ausgangsdaten DOB aus.
Die Datenänderungs-Ermittlungsschaltung 72 umfaßt die Datenleseschaltung 71 und die AND-Schaltung 83 (UND-Schaltung), wobei die AND-Schaltung 83 mit den NAND-Schaltungen 81, 82 in der Datenleseschaltung 71 verbunden ist. Die AND-Schaltung 83 erzeugt das Ermittlungssignal SM auf der Basis der Haltedaten DO3a, DO3b.
Wenn alle Potentiale auf den zweiten Bitleitungen BLB, XBLB niedrig sind, erzeugt die Datenänderungs-Ermittlungsschaltung 72 das Ermittlungssignal. SM auf einem hohen Pegel. Sonst erzeugt die Datenänderungs-Ermittlungsschaltung 72 das Ermittlungssignal SM auf einem niedrigen Pegel.
Die Datenhalteschaltung 73 ist eine Latchschaltung, die zwei NAND-Schaltungen 85, 86 umfaßt. Die NAND-Schaltung 85 besitzt einen ersten Eingangsanschluß, um die Haltedaten DO3a zu empfangen, und einen zweiten Eingangsanschluß, der mit dem Ausgangsanschluß der NAND-Schaltung 86 verbunden ist. Die NAND-Schaltung 86 besitzt einen ersten Eingangsanschluß, um die Haltedaten DO3b zu empfangen, und einen zweiten Eingangsanschluß, der mit dem Ausgangsanschluß der NAND-Schaltung 85 verbunden ist.
Die Datenhalteschaltung 73 speichert Daten entsprechend dem Pegel der Haltedaten DO3a und erzeugt Haltedaten DO4a, welche zur zweiten Änderungsschaltung 75 geliefert werden. Die Datenhalteschaltung 73 speichert außerdem Daten entsprechend dem Pegel der Haltedaten DO3b und erzeugt Haltedaten DO4b, die zur ersten Änderungsschaltung 74 geliefert werden.
Die erste Änderungsschaltung 74 umfaßt einen NAND-Schaltung 87 und einen PMOS-Transistor Q21. Die NAND-Schaltung 87 besitzt einen ersten Eingangsanschluß, um das Ermittlungssignal SM zu empfangen, und einen zweiten Eingangsanschluß, um die Haltedaten DO4b zu empfangen. Der Ausgangsanschluß der NAND-Schaltung 87 ist mit dem Gate des PMOS-Transistors Q21 verbunden. Der PMOS-Transistor Q21 besitzt eine Source, die mit der Hochpotential-Spannungsversorgung VDD verbunden ist, und einen Drain, der mit der zweiten Bitleitung BLB verbunden ist.
Wenn sowohl das Ermittlungssignal SM als auch die Haltedaten DO4b hoch sind, beliefert die NAND-Schaltung 87 das Gate des PMOS-Transistors Q21 mit einem Ausgangssignal S31 bei einem niedrigen Pegel. Dies aktiviert den PMOS-Transistor Q21 und verbindet die zweite Bitleitung BLB mit der Hochpotential-Spannungsversorgung VDD. Auf der Basis des hohen Ermittlungssignals SM und der hohen Haltedaten DO4b lädt die erste Änderungsschaltung 74 die zweite Bitleitung BLB und verschiebt das Potential auf der zweiten Bitleitung BLB auf einen hohen Pegel.
Die zweite Änderungsschaltung 75 umfaßt eine NAND-Schaltung 88 und einen PMOS-Transistor Q22. Die NAND-Schaltung 88 besitzt einen ersten Eingangsanschluß, um das Ermittlungssignal SM zu empfangen, und einen zweiten Eingangsanschluß, um die Haltedaten DO4a zu empfangen. Der Ausgangsanschluß der NAND-Schaltung 88 ist mit dem Gate des PMOS-Transistors Q22 verbunden. Der PMOS-Transistor Q22 hat eine Source, die mit der Hochpotential-Spannungsversorgung VDD verbunden ist, und einen Drain, der mit der invertierten zweiten Bitleitung XBLB verbunden ist.
Wenn sowohl das Ermittlungssignal SM als auch die Haltedaten DO4a hoch sind, beliefert die NAND-Schaltung 88 das Gate des PMOS-Transistors Q22 mit einem Signal S32 auf einem niedrigen Pegel. In diesem Zustand wird der PMOS-Transistor Q22 aktiviert und die invertierte zweite Bitleitung XBLB wird mit der Hochpotential-Spannungsversorgung VDD verbunden. Auf der Basis des hohen Ermittlungssignals SM und der hohen Haltedaten DO4a lädt die zweite Änderungsschaltung 75 die invertierte zweite Bitleitung XBLB und verschiebt das Potential auf der invertierten zweiten Bitleitung XBLB auf einen hohen Pegel.
Der Betrieb der Port-B-Datenleseeinheit 70 der zweiten Ausführungsform wird anschließend mit Hilfe von 8 erläutert. Ein Fall, bei dem die gespeicherten Daten in einer Speicherzelle 31 auf "1" geändert werden, nachdem Daten "0" aus der Speicherzelle 31 gelesen werden, wird nun beschrieben.
Vor dem Datenlesen werden beide zweite Bitleitungen BLB, XBLB auf einen hohen Pegel durch eine Vorladungsschaltung (nicht gezeigt) vorgeladen. Wenn dann die zweite Wortleitung WLB aktiviert ist, entlädt die Speicherzelle 31 die invertierte zweite Bitleitung XBLB und verschiebt das Potential auf der invertierten zweiten Bitleitung XBLB auf einen niedrigen Pegel. Auf der Basis der niedrigen invertierten zweiten Bitleitung XBLB hält die Pegelhalteschaltung 32 die zweite Bitleitung BLB auf einem hohen Pegel.
Auf der Basis der Potentiale auf den zweiten Bitleitungen BLB, XBLB gibt die Datenleseschaltung 31 die niedrigen Haltedaten DO3a von der NAND-Schaltung 81 aus und die hohen Haltedaten DO3b von der NAND-Schaltung 82 aus. In diesem Zustand gibt der Inverter 76 die niedrigen zweiten Ausgangsdaten DOB aus.
Wenn nachfolgend die Daten in der Speicherzelle 31 auf "1" abgeändert werden, wird die erste Wortleitung WLA aktiviert, und die Daten "1" werden in die Speicherzelle 31 vom Port A über die ersten Bitleitungen BLA, XBLA geschrieben. Die zweite Bitleitung BLB wird dann durch die Potentiale auf den ersten Bitleitungen BLA, XBLA entladen, und das Potential auf der zweiten Bitleitung BLB wird auf einen niedrigen Pegel verschoben.
Die NAND-Schaltung 81 empfängt das niedrige Potential auf der zweiten Bitleitung BLB und gibt die hohen Haltedaten DO3a aus. In diesem Zustand erzeugt die AND-Schaltung 83 ein hohes Ermittlungssignal SM. Das heißt, wenn die Potentialpegel auf der zweiten Bitleitung BLB und der invertierten zweiten Bitleitung XBLB niedrig sind, ermittelt die Datenänderungs-Ermittlungsschaltung 72, daß Daten in der Speicherzelle 31 geändert wurden und erzeugt das hohe Ermittlungssignal SM.
Die NAND-Schaltung 85 der Datenhalteschaltung 73 beliefert die NAND-Schaltung 88 der zweiten Änderungsschaltung 75 mit hohen Haltedaten DO4a auf der Basis der Haltedaten. In diesem Zustand liefert die NAND-Schaltung 88 der zweiten Änderungsschaltung 75 das niedrige Steuersignal S32 zum Gate des PMOS-Transistors Q22. Folglich wird der PMOS-Transistor Q22 aktiviert, und die invertierte zweite Bitleitung XBLB wird mit der Hochpotential-Spannungsversorgung VDD verbunden. Die invertierte zweite Bitleitung XBLB wird geladen, und das Potential auf der invertierten zweiten Bitleitung XBLB wird auf einen hohen Pegel verschoben.
Die Pegelhalteschaltung 32 lädt die invertierte zweite Bitleitung XBLB gemäß der Pegelverschiebung (vom hohen Pegel auf den niedrigen Pegel) der zweiten Bitleitung BLB. Die Transistoren Q7, Q8 (4) der Pegelhalteschaltung 32 werden dazu verwendet, den Pegel (auf einem hohen Pegel) der invertierten zweiten Bitleitung XBLB zu halten, und die Ansteuerkapazität jeder der Transistoren Q7, Q8 ist niedrig. Damit wird, wie in 8 durch die gestrichelte Linie gezeigt ist, das Potential auf der zweiten Bitleitung XBLB allmählich vergrößert. Folglich wird Zeit benötigt, bis das Potential auf der invertierten zweiten Bitleitung XBLB den hohen Pegel erreicht.
Im Vergleich dazu lädt die Aktivierung des PMOS-Transistors Q22 die invertierte zweite Bitleitung XBLB bei der zweiten Ausführungsform. Die Ansteuerkapazität des PMOS-Transistors Q22 ist größer als die Ansteuerkapazitäten der PMOS-Transistoren Q7, Q8 in der Pegelhalteschaltung 32.
Damit erreicht gemäß 8 das Potential auf der invertierten zweiten Bitleitung XBLB schnell den hohen Pegel. Auf der Basis von Änderungen im Potential auf der invertierten zweiten Bitleitung XBLB verschiebt die NAND-Schaltung 82 in der Datenleseschaltung 71 die Haltedaten DO3b. Damit verkürzt die Port-B-Datenleseeinheit 70 nach der zweiten Ausführungsform die Zeit zum Ändern der Daten, die durch die Datenleseschaltung 71 gehalten werden.
Wenn sich das Potential auf der invertierten zweiten Bitleitung XBLB auf den hohen Pegel verschiebt, liefert die NAND-Schaltung 82 die niedrigen zweiten Haltedaten DO3b zur Inverterschaltung 76. Damit gibt der Inverter 76 die hohen zweiten Ausgangsdaten DOB (Änderungsdaten) aus.
Außerdem liefert die AND-Schaltung 83 in der Datenänderungs-Ermittlungsschaltung 72 das niedrige Ermittlungssignal SM zur NAND-Schaltung 88 in der zweiten Änderungsschaltung 75, und die NAND-Schaltung 88 gibt das hohe Signal S32 aus. Dies aktiviert den PMOS-Transistor Q22.
Die Datenhalteschaltung 73 empfängt die hohen Haltedaten DO3a und die niedrigen Haltedaten DO3b und erzeugt die niedrigen Haltedaten DO4a und die hohen Haltedaten DO4b.
Die Halbleiterspeichereinrichtung (Dualspeicher) 21 nach der zweiten Ausführungsform hat folgende Vorteile:

(1) Wenn die Potentialpegel auf den zweiten Bitleitungen BLB, XBLB niedrig sind, ermittelt die Port-B-Datenleseeinheit 70, daß Daten in der Speicherzelle 31 geändert wurden, von welcher Daten gelesen wurden, und ändert die Ausgangsdaten DOB. Der Schaltungsaufbau der Datenänderungs-Ermittlungsschaltung 72, der Datenhalteschaltung 73, der ersten Änderungsschaltung 74 und der zweiten Änderungsschaltung 75 in der Port-B-Datenleseeinheit 70 ist wesentlich kleiner als die Adreßvergleichsschaltung 15, die Schreibermittlungsschaltung 16 und die Datenänderungsschaltung 17 beim Stand der Technik. Somit ist, sogar wenn die Anzahl von Ports ansteigt, der Aufbau (Aufwand) der Schaltungen zum Ändern von Daten klein. Damit wird die Integrationsfähigkeit des Dualportspeichers verbessert.
(2) Die erste Änderungsschaltung 74 lädt die zweite Bitleitung BLB, die zweite Änderungsschaltung 75 lädt die invertierte zweite Bitleitung XBLB. Dies beschleunigt das Pegelverschieben der zweiten Bitleitungen BLB, XBLB und kürzt die Zeit ab, von welcher eine Datenänderung in einer Speicherzelle 31 ermittelt wird, bis zu der Zeit, wann die Daten in der Datenleseschaltung geändert werden.

Dritte Ausführungsform
9 ist ein schematisches Blockdiagramm einer Halbleiterspeichereinrichtung 90 gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Bei der dritten Ausführungsform wird die Halbleiterspeichereinrichtung 90 für eine Verzögerungsleitung angewandt. Die Verzögerungsleitung ist eine Halbleiterspeichereinrichtung, die zur Verarbeitung von Bildern und zum Verzögern von Bilddaten verwendet wird, beispielsweise um Bilddaten einer einzigen Abtastzeile zu speichern.
Die Verzögerungsleitung 90 umfaßt einen Eingangsport W, welcher Daten in die Speicherzellenmatrix 21 schreibt, und einen Ausgangsport R, der Daten liest.
Außerdem umfaßt die Verzögerungsleitung 90 eine Port-W-Steuerschaltung 91, ein Port-W-Reihenschieberegister 92, ein Port-W-Spaltenschieberegister 93, eine Datenschreibschaltung, eine Port-R-Steuerschaltung 95, ein Port-R-Reihenschieberegister 96, eine Datenleseeinheit 97 und ein Port-R-Spaltenschieberegister 98.
Die Speicherzellenmatrix 21 ist mit dem Port-W-Reihenschieberegister 92 über mehrere erste Wortleitungen WLA und mit dem Port-W-Spaltenschieberegister 93 über mehrere erste Bitleitungen BLA, XBLA verbunden. Außerdem ist die Speicherzellenmatrix 21 mit dem Port-R-Reihenschieberegister 96 über mehrere zweite Wortleitungen WLB und mit der Datenleseeinheit 97 über mehrere zweite Bitleitungen BLB, XBLB verbunden.
Die Port-W-Steuerschaltung 91 empfängt mehrere Steuersignale einschließlich eines Taktsignals CK und erzeugt Steuersignale S41A, S42A, S43A auf Basis der empfangenen Steuersignale. Die Port-W-Steuerschaltung 91 liefert das Steuersignal 41A zum Port-W-Reihenschieberegister 92, das Steuersignal S42A zum Port-W-Spaltenschieberegister 93, und das Steuersignal S43A zur Datenschreibschaltung 94.
Das Port-W-Reihenschieberegister 92 verschiebt die aktivierte erste Wortleitung WLA auf der Basis des Steuersignals S41A. Das Port-W-Spaltenschieberegister 93 verschiebt die ersten Bitleitungen BLA, XBLA, die mit der Datenschreibschaltung 94 verbunden sind, auf der Basis des Steuersignals S42A.
Die Datenschreibschaltung 94 schreibt Daten auf der Basis des Steuersignals S43A. Außerdem steuert die Datenschreibschaltung 94 die ersten Bitleitungen BLA, XBLA an, die mit dem Port-W-Spaltenschieberegister 93 verbunden sind, auf der Basis der Eingangsdaten DI. In diesem Zustand werden die Eingangsdaten DI in der Speicherzelle 31 (3) gespeichert, welche mit dem Zwischenabschnitt zwischen den angesteuerten ersten Bitleitungen BLA, XBLA und der aktivierten ersten Wortleitung WLA verbunden ist.
Die Port-R-Steuerschaltung 95 empfängt mehrere Steuersignale einschließlich der Taktsignale CK und erzeugt Steuersignale S41B, S42B, S43B auf der Basis der empfangenen Steuersignale. Die Port-R-Steuerschaltung 95 liefert das Steuersignal S41B zum Port-R-Reihenschieberegister 96, das Steuersignal S42B zur Datenleseeinheit 97 und das Steuersignal S43B zum Port-R-Spaltenschieberegister 98.
Das Port-R-Reihenschieberegister 96 verschiebt die aktivierte zweite Wortleitung WLB auf der Basis des Steuersignals S41B. Die Speicherzellen 31, die mit der aktivierten zweiten Wortleitung WLB verbunden sind, steuern die Paare der zweiten Bitleitungen BLB, XBLB, die mit der zweiten Wortleitung WLB verbunden sind, gemäß den gespeicherten Daten an.
Auf der Basis der Steuersignals S42B hält die Datenleseeinheit 97 Daten gemäß der Potentialdifferenz, die zwischen den zweiten Bitleitungen BLB, XBLB erzeugt wird. Auf der Basis des Steuersignals S43B verschiebt das Port-R-Spaltenschieberegister 98 die Daten, die in der Datenleseeinheit 97 gehalten werden, und gibt die ausgegebenen Daten DO an eine externe Einrichtung aus.
Damit werden Daten synchron aus den Speicherzellen 31 gelesen, die mit der aktivierten zweiten Wortleitung WLB verbunden sind und werden nach und nach ausgegeben.
Die Datenleseeinheit 97 umfaßt die Datenleseeinheit 29 der ersten Ausführungsform oder die Datenleseeinheit 70 der zweiten Ausführungsform. Wenn die Datenleseeinheit 97 die Datenleseeinheit 29 der ersten Ausführungsform umfaßt, ist die Integrationsfähigkeit der Verzögerungsleitung 90 verbessert. Wenn die Datenleseeinheit 97 die Datenleseeinheit 70 der zweiten Ausführungsform umfaßt, ist die Integrationsfähigkeit der Verzögerungsleitung 90 verbessert, und es wird die Datenänderungszeit abgekürzt.
10 ist ein kombiniertes Zeitablauf- und Schwingungsformdiagramm, welches den Betrieb der Verzögerungsleitung 90 zeigt. 10 ist ein kombiniertes Zeitablauf- und Schwingungsformdiagramm, welches den Betrieb der Verzögerungsleitung 90 zeigt. 10 zeigt Schwingungsformen, wenn Daten in vier der Speicherzellen 31 geschrieben sind und daraus gelesen werden.
Der Adreßzeiger ADP zeigt die Adresse der Speicherzelle 31, die durch die erste Wortleitung WLA ausgewählt wird, die durch das Port-W-Reihenschieberegister 92 aktiviert wird, und das Paar erster Bitleitungen BLA, XBLA, welches durch das Port-W-Spaltenschieberegister 93 ausgewählt wird. Ein weiterer Adreßzeiger ADP zeigt die Adresse der Speicherzelle 31, welche durch die zweite Wortleitung WLB ausgewählt wird, die durch das Port-R- Reihenschieberegister 96 aktiviert ist, und das Paar zweiter Bitleitungen BLB, XBLB, welches durch das Port-R-Spaltenschieberegister 98 ausgewählt wird.
Am Port W wird der Adreßzeiger ADP inkrementiert, wenn das Taktsignal CK geliefert wird, um den Adreßzeiger ADP in einer Weise zu verschieben, so daß gilt: #0, #1, #2. #3, #0 usw. Damit werden Eingangsdaten DI (beispielsweise 00, 1F, F1, FF, 1E, ...) entsprechend in die Speicherzellen 31 geschrieben, die durch den Adreßzeiger ADP angezeigt werden.
Am Port R wird der Adreßzeiger ADP inkrementiert, wenn das Taktsignal CK geliefert wird, um den Adreßzeiger ADP in einer Weise zu verschieben, so daß gilt: #0, #1, #2, #3. #0 usw.. Damit werden die gespeicherten Daten (beispielsweise 00, 1F, F1, FF, 1E, ...) jeweils aus den Speicherzellen 31 ausgegeben, die durch den Adreßzeiger ADP angezeigt werden.
Die Halbleiterspeichereinrichtung (Verzögerungsleitung) 90 der dritten Ausführungsform hat folgende Vorteile:

(1) Die Verzögerungsleitung 90 ermittelt die Datenänderung in den Speicherzellen 31 auf der Basis der Potentialpegel auf den zweiten Bitleitungen BLB, XBLB und ändert die Ausgangsdaten, die aus den Speicherzellen 31 gelesen werden. Damit wird die Integrationsfähigkeit der Verzögerungsleitung 90 verbessert. Wenn weiter die Datenleseeinheit 97 die Datenleseeinheit 70 von 7 umfaßt, wird die Zeit, die zum Ändern der Ausgangsdaten erforderlich ist, abgekürzt.

Es sollte dem Fachmann klar sein, daß die vorliegende Erfindung bei vielen alternativen Formen angewandt werden kann, ohne das Prinzip und den Rahmen der vorliegenden Erfindung zu verlassen. Insbesondere sollte verstanden werden, daß die vorliegende Erfindung in folgenden Formen angewandt werden kann.
Die Datenänderungs-Ermittlungsschaltungen 42, 72 können wie gewünscht geändert werden, solange die Datenänderung in den Speicherzellen 31 auf der Basis der Potentialpegel auf den zweiten Bitleitungen BLB, XBLB ermittelt werden kann, die die Daten lesen. Außerdem können die Datenänderungs-Ermittlungsschaltungen 42, 72 die Datenänderung auf der Basis des Potentialpegels auf einer der Bitleitungen BLB, XBLB ermitteln.
Eine Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung kann bei einer asynchronen Halbleiterspeichereinrichtung angewandt werden. In diesem Fall empfängt das Übertragungsgate 51 in 6 ein Taktsignal, welches durch eine Adreßverschiebe-Ermittlungsschaltung (nicht gezeigt) erzeugt wird.
Die Speicherzelle 31 kann mehrere Sätze der Transistoren Q3–Q6 (4) besitzen, um Daten zu lesen.
Die zweiten Bitleitungen BLB, XBLB können auf einen niedrigen Pegel oder auf einen Zwischenpegel vorgeladen sein (beispielsweise auf 1/2 VDD).
Eine Halbleiterspeichereinrichtung (Mehrfachport-Speicher oder eine Verzögerungsleitung) gemäß der vorliegenden Erfindung kann bei einer Halbleiterspeichereinrichtung angewandt werden, die andere Schaltungen besitzt (beispielsweise eine Bildberechnungsschaltung in einem Bildprozessor).
Die vorliegenden Beispiele und Ausführungsformen sollen als beispielhaft und nichteinschränkend angesehen werden, und die Erfindung soll nicht auf die hier angegebenen Details beschränkt sein, sondern innerhalb des Rahmens und der Äquivalenz der beigefügten Ansprüche modifiziert werden können.

Claims

Verfahren zum Ändern von Ausgangsdaten einer Halbleiterspeichereinrichtung, die mehrere Ports hat, wobei die Halbleiterspeichereinrichtung mehrere Speicherzellen (31), eine erste Bitleitung (BLA), die mit den Speicherzellen verbunden ist, eine zweite Bitleitung (BLB), die mit den Speicherzellen verbunden ist, einen ersten Port (Port A), der mit der ersten Bitleitung verbunden ist, um Eingangsdaten in die Speicherzellen über die erste Bitleitung zu schreiben, einen zweiten Port (Port B), der mit der zweiten Bitleitung verbunden ist, um Daten, die in den Speicherzellen gespeichert sind, über die zweite Bitleitung auszugeben, und eine Datenleseschaltung (41, 71) umfaßt, die mit der zweiten Bitleitung verbunden ist und die eine Latchschaltung umfaßt, um die Daten einer der Speicherzellen zu halten, wobei das Verfahren durch folgende Schritte gekennzeichnet ist: Ermitteln einer Änderung in den gespeicherten Daten in der Speicherzelle auf der Basis eines Potentials auf der zweiten Bitleitung; und Ändern der Daten, die durch die Latchschaltung gehalten werden, wenn eine Änderung in den gespeicherten Daten ermittelt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Datenleseschaltung (71) zumindest eine NAND-Schaltung umfaßt, die mit der zweiten Bitleitung verbunden ist.
Verfahren nach einem der Ansprüche 1 oder 2, welches weiter durch folgenden Schritt gekennzeichnet ist: Beschleunigen des Verschiebens des Potentials auf der zweiten Bitleitung, um die Daten, die durch die Latchschaltung gehalten werden, zu ändern, wenn eine Änderung in den gespeicherten Daten ermittelt wird.
Halbleiterspeichereinrichtung, die mehrere Speicherzellen (31), eine erste Wortleitung (WLA), die mit den Speicherzellen verbunden ist, eine zweite Wortleitung (WLB), die mit den Speicherzellen verbunden ist, eine erste Bitleitung (BLA), die mit den Speicherzellen verbunden ist, eine zweite Bitleitung (BLB), die mit den Speicherzellen verbunden ist, einen ersten Port (Port A), der mit der ersten Wortleitung und der ersten Bitleitung verbunden ist, um Eingangsdaten in die Speicherzellen über die erste Bitleitung durch Aktivierung der ersten Wortleitung zu schreiben, und einen zweiten Port (Port B), der mit der zweiten Wortleitung und der zweiten Bitleitung verbunden ist, um Daten, die in jeder der Speicherzellen gespeichert sind, über die zweite Bitleitung durch Aktivierung der zweiten Wortleitung auszugeben, wobei der zweite Port eine Datenleseschaltung (41, 71) umfaßt, die mit der zweiten Bitleitung verbunden ist, um die gespeicherten Daten zu empfangen und um Daten von den gespeicherten Daten auszugeben, und eine Datenhalteschaltung (43, 73), die mit der Datenleseschaltung verbunden ist, um die ausgegebenen Daten zu halten und Haltedaten zu erzeugen, umfaßt, wobei die Halbleiterspeichereinrichtung dadurch gekennzeichnet ist, daß der zweite Port umfaßt: eine Datenänderungs-Ermittlungsschaltung (42, 72), die mit der zweiten Bitleitung verbunden ist, um zu ermitteln, ob die gespeicherten Daten auf der Basis eines Potentials auf der zweiten Bitleitung geändert wurden; und eine Datenänderungsschaltung (44, 74, 75), die mit der Datenänderungs-Ermittlungsschaltung und der Datenhalteschaltung verbunden ist, um die Ausgangsdaten unter Verwendung der Haltedaten zu ändern.
Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die zweite Bitleitung eine eines Paars von Bitleitungen (BLB, XBLB) ist, welche mit den Speicherzellen verbunden ist, wobei die Datenänderungs-Ermittlungsschaltung ein Änderungssignal erzeigt, um die Ausgangsdaten zu ändern, wenn die Potentiale auf dem Paar der Bitleitungen bei einem vorher festgelegten Pegel sind, und wobei die Datenänderungsschaltung die Ausgangsdaten unter Verwendung der Haltedaten als Antwort auf das Änderungssignal ändert.
Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Datenleseschaltung (41) umfaßt: einen Leseverstärker (45), der mit dem Paar von Bitleitungen verbunden ist, um eine Potentialdifferenz zwischen den Bitleitungen zu verstärken und um verstärkte Daten zu erzeugen; und eine Latchschaltung (46), die mit dem Leseverstärker verbunden ist, um die verstärkten Daten zu halten, um Ausgangsdaten zu erzeugen, wobei die Datenänderungsschaltung die Ausgangsdaten, die durch die Latchschaltung gehalten werden, ändert.
Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Datenhalteschaltung (43) komplementäre erste und zweite Haltedaten erzeugt, und wobei die Datenänderungsschaltung (44) umfaßt: eine erste Änderungsschaltung (44a), die mit der Datenhalteschaltung verbunden ist, um die Ausgangsdaten in erste geänderte Daten als Antwort auf die ersten Haltedaten zu ändern; und eine zweite Änderungsschaltung (44b), die mit der Datenhalteschaltung verbunden ist, um die Ausgangsdaten auf zweite geänderte Daten als Antwort auf die zweiten Haltedaten zu ändern, wobei die zweiten geänderten Daten äquivalent einer invertierten Version der ersten geänderten Daten sind.
Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Datenleseschaltung (41) umfaßt: eine Latchschaltung, die zwei Inverter (52, 53) hat; und ein Übertragungsgate (51), welches zwischen der Latchschaltung und dem Leseverstärker geschaltet ist, wobei die erste und die zweite Änderungsschaltung mit einem Knoten zwischen der Latchschaltung und dem Übertragungsgate verbinden sind und die Ausgangsdaten durch Verschieben eines Potentials auf dem Knoten ändern.
Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Leseschaltung (71) eine Latchschaltung (81, 82) umfaßt, die zumindest eine NAND-Schaltung hat.
Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Halteschaltung (73) komplementäre erste und zweite Haltedaten erzeugt, und wobei die Datenänderungsschaltung (74, 75) umfaßt: eine erste Änderungsschaltung (74), die mit der Datenhalteschaltung verbunden ist, um das Verschieben des Potentials auf einer des Paars von Bitleitungen als Antwort auf die ersten Haltedaten und das Änderungssignal zu beschleunigen; und eine zweite Änderungsschaltung, die mit der Datenhalteschaltung verbunden ist, um das Verschieben des Potentials auf der anderen einen des Paars von Bitleitungen als Antwort auf die zweiten Haltedaten und das Änderungssignal zu beschleunigen.
Halbleiterspeichereinrichtung nach einem der Ansprüche 8 und 10, dadurch gekennzeichnet, daß die Datenänderungs-Ermittlungsschaltung (42, 72) das Änderungssignal erzeugt, um die Ausgangsdaten zu ändern, wenn die Potentiale auf dem Paar von Bitleitungen bei einem niedrigen Potential sind.
Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Datenänderungsschaltung das Verschieben des Potentials auf der zweiten Bitleitung beschleunigt, um die Daten, die durch die Latchschaltung gehalten werden, zu ändern, wenn eine Änderung in den gespeicherten Daten ermittelt wird.
Verzögerungsleitung, die mehrere Speicherzellen (31), eine erste Wortleitung (WLA), die mit den Speicherzellen verbunden ist, eine zweite Wortleitung (WLB), die mit den Speicherzellen verbunden ist, eine erste Bitleitung (BLA), die mit den Speicherzellen verbunden ist, eine zweite Bitleitung (BLB), die mit den Speicherzellen verbunden ist, einen ersten Port (Port A), der mit der ersten Wortleitung und der ersten Bitleitung verbunden ist, um Eingangsdaten in die Speicherzellen über die erste Bitleitung durch Aktivierung der ersten Wortleitung zu schreiben, und einen zweiten Port (Port B), der mit der zweiten Wortleitung und der zweiten Bitleitung verbunden ist, um Daten, die in jeder der Speicherzellen gespeichert sind, über die zweite Bitleitung durch Aktivierung der zweiten Wortleitung auszugeben, umfaßt, wobei die Verzögerungsleitung dadurch gekennzeichnet ist, daß der zweite Port umfaßt: eine Datenleseschaltung (41, 71), die mit der zweiten Bitleitung verbunden ist, um die gespeicherten Daten zu empfangen und um Ausgangsdaten von den gespeicherten Daten zu erzeugen; eine Datenhalteschaltung (43, 73), die mit der Datenleseschaltung verbunden ist, um die Ausgangsdaten zu halten und um Haltedaten zu erzeugen; eine Datenänderungs-Ermittlungsschaltung (42, 72), die mit der zweiten Bitleitung verbunden ist, um zu ermitteln, ob die gespeicherten Daten auf der Basis eines Potentials auf der zweiten Bitleitung geändert wurden; und eine Datenänderungsschaltung (44, 74, 75), die mit der Datenänderungs-Ermittlungsschaltung und der Datenhalteschaltung verbunden ist, um Ausgangsdaten unter Verwendung der Haltedaten zu ändern.
Mehrfachport-Speicher, der mehrere Speicherzellen (31), eine Wortleitung (WLA), die mit den Speicherzellen verbunden ist, eine zweite Wortleitung (WLB), die mit den Speicherzellen verbunden ist, eine erste Bitleitung (BLA), die mit den Speicherzellen verbunden ist, eine zweite Bitleitung (BLB), die mit den Speicherzellen verbunden ist, einen ersten Port (Port A), der mit der ersten Wortleitung und der ersten Bitleitung verbunden ist, um Eingangsdaten in die Speicherzellen über die erste Bitleitung durch Aktivierung der ersten Wortleitung zu schreiben, und einen zweiten Port (Port B), der mit der zweiten Wortleitung und der zweiten Bitleitung verbunden ist, um Daten, die in jeder der Speicherzellen gespeichert sind, über die zweite Bitleitung durch Aktivierung der zweiten Wortleitung auszugeben, umfaßt, wobei der Mehrfachport-Speicher dadurch gekennzeichnet ist, daß der zweite Port umfaßt: eine Datenleseschaltung (41, 71), die mit der zweiten Bitleitung verbunden ist, die gespeicherten Daten zu empfangen und um Ausgangsdaten von den gespeicherten Daten zu erzeugen; eine Datenhalteschaltung (43, 73), die mit der Datenleseschaltung verbunden ist, um die Ausgangsdaten zu halten und um Haltedaten zu erzeugen; eine Datenänderungs-Ermittlungsschaltung (42, 72), die mit der zweiten Bitleitung verbunden ist, um zu ermitteln, ob die gespeicherten Daten auf der Basis eines Potentials auf der zweiten Bitleitung geändert wurden; und eine Datenänderungsschaltung (44, 74, 75), die mit der Datenänderungs-Ermittlungsschaltung und der Datenhalteschaltung verbunden ist, um die Ausgangsdaten unter Verwendung der Haltedaten zu ändern.