JPH03250813A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH03250813A JPH03250813A JP2045402A JP4540290A JPH03250813A JP H03250813 A JPH03250813 A JP H03250813A JP 2045402 A JP2045402 A JP 2045402A JP 4540290 A JP4540290 A JP 4540290A JP H03250813 A JPH03250813 A JP H03250813A
- Authority
- JP
- Japan
- Prior art keywords
- output
- buffer
- transistor
- level
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 37
- 239000003990 capacitor Substances 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オープンドレインバッファを用いてパスライ
ンを構成する論理回路を高速動作させ得るようにした半
導体集積回路に関する。
ンを構成する論理回路を高速動作させ得るようにした半
導体集積回路に関する。
半導体集積回路において、出力信号を結線しパスライン
を構成する際、トライステートバッファやオープンドレ
インバッファはよく利用される。
を構成する際、トライステートバッファやオープンドレ
インバッファはよく利用される。
トライステートバッファによって構成されたパスライン
は、出力結線されたバッファのうちただ一つがイネーブ
ルになっていなければならず、そうでない場合、例えば
２つ以上がイネーブルになっている場合、または全部が
ＯＦＦ している場合、バッファを破壊する可能性があ
る。
は、出力結線されたバッファのうちただ一つがイネーブ
ルになっていなければならず、そうでない場合、例えば
２つ以上がイネーブルになっている場合、または全部が
ＯＦＦ している場合、バッファを破壊する可能性があ
る。
したがって、ある出力結線されたパスラインにおいて、
一つのバッファのみイネーブルにするという制御が困難
な場合、オープンドレインバッファは有効である。
一つのバッファのみイネーブルにするという制御が困難
な場合、オープンドレインバッファは有効である。
なお、出カバソファの特許として関連するものには、例
えば、特開昭５９−４３２７．特開昭５９−１６５５２
２ 。
えば、特開昭５９−４３２７．特開昭５９−１６５５２
２ 。
などがある。
しかし、上記従来技術は、スイッチングタイムの点で考
慮がなされておらず、特にＬレベルからハイインピーダ
ンスへの立ち上がりの時間が遅いという問題があった。
慮がなされておらず、特にＬレベルからハイインピーダ
ンスへの立ち上がりの時間が遅いという問題があった。
本発明の目的は立ち上がり時間の速いオープンドレイバ
ッファを提供することにある。
ッファを提供することにある。
上記目的を達成するために、通常のオープンドレイン又
はオープンコレクタバッファの出力トランジスタにトラ
ンジスタを付加し、バッファがスイッチングする際、付
加したトランジスタをある一定の時間だけＯＮさせるよ
うにしたものである。
はオープンコレクタバッファの出力トランジスタにトラ
ンジスタを付加し、バッファがスイッチングする際、付
加したトランジスタをある一定の時間だけＯＮさせるよ
うにしたものである。
通常のオープンコレクタ又はオープントレインバッファ
に付加されたトランジスタはスイッチングの際一定の時
間だけＯＮする。これによって、この呂カバッファに接
続さ九た負荷容量を急速にチャージすることができるた
め立ち上がり時間を速くすることができる。
に付加されたトランジスタはスイッチングの際一定の時
間だけＯＮする。これによって、この呂カバッファに接
続さ九た負荷容量を急速にチャージすることができるた
め立ち上がり時間を速くすることができる。
以下、本発明の一実施例を第１図により説明する。この
図において、入力端子１がＬからＨに立ち上がり、出力
端子２がＬから２に立ち上がる際の動作について以下に
述べる。入力端子１がＬの時、ＮＭＯＳ４はＯＮ、ＰＭ
ＯＩ９５はＯＦＦとなり、出力端子２はＬどなる。入力
端子１がＬからＨに立ち上がると、ＮＭＯＳ４はドライ
バ回路３により、ＯＮからＯＦＦとなり、ＰＭＯ５５は
、そのワンショットドライバ回路６により、一定の時間
のみＯＮする。これにより負荷容量８はチャージされる
。一方、第２図は従来のオープンドレインバッファであ
り、入力端子１がＬからＨに立ち上がる際、ＮＭＯＳ４
はドライバ回路３によりＯＮからＯＦＦに変化する。し
かし、負荷容量８はこの場合はチャージされることがな
い。したがって、第１図に示す本発明のオープンドレイ
ン出力バッファは、第２図に示す従来のオープンドレイ
ンバッファより高速にＬからＨに立ち上がることができ
る。
図において、入力端子１がＬからＨに立ち上がり、出力
端子２がＬから２に立ち上がる際の動作について以下に
述べる。入力端子１がＬの時、ＮＭＯＳ４はＯＮ、ＰＭ
ＯＩ９５はＯＦＦとなり、出力端子２はＬどなる。入力
端子１がＬからＨに立ち上がると、ＮＭＯＳ４はドライ
バ回路３により、ＯＮからＯＦＦとなり、ＰＭＯ５５は
、そのワンショットドライバ回路６により、一定の時間
のみＯＮする。これにより負荷容量８はチャージされる
。一方、第２図は従来のオープンドレインバッファであ
り、入力端子１がＬからＨに立ち上がる際、ＮＭＯＳ４
はドライバ回路３によりＯＮからＯＦＦに変化する。し
かし、負荷容量８はこの場合はチャージされることがな
い。したがって、第１図に示す本発明のオープンドレイ
ン出力バッファは、第２図に示す従来のオープンドレイ
ンバッファより高速にＬからＨに立ち上がることができ
る。
第３図は、第１図に示すオープンドレイン出力バッファ
の上記の動作をタイムチャートにより表したものである
。第１図における入力端子１に入力波形９を加えると、
出力端子２に高力波形１０が得られる。この際、ＰＭＯ
５５が短時間だけＯＮするが、この時出力波形１０はＨ
レベルとなる。複数のオープンドレイン出力バッファを
出力結線してパスラインを構成する場合、同時に２つ以
上がＯＮする場合、出力がぶつかる場合が考えられるが
、この場合出力バッファが破壊されない様、ＰＭＯ５５
がＯＮする時間を３ ｎ ｓ −１０ｎ ｓ程度とする
。また、必ず１つのみがＯＮシ、２つ以上のバッファが
ＯＮすることがない場合には、ＰＭＯ５５がＯＮする時
間をＩｏｎｓ以上とることもできる。
の上記の動作をタイムチャートにより表したものである
。第１図における入力端子１に入力波形９を加えると、
出力端子２に高力波形１０が得られる。この際、ＰＭＯ
５５が短時間だけＯＮするが、この時出力波形１０はＨ
レベルとなる。複数のオープンドレイン出力バッファを
出力結線してパスラインを構成する場合、同時に２つ以
上がＯＮする場合、出力がぶつかる場合が考えられるが
、この場合出力バッファが破壊されない様、ＰＭＯ５５
がＯＮする時間を３ ｎ ｓ −１０ｎ ｓ程度とする
。また、必ず１つのみがＯＮシ、２つ以上のバッファが
ＯＮすることがない場合には、ＰＭＯ５５がＯＮする時
間をＩｏｎｓ以上とることもできる。
第４図は本発明の別の実施例であり、トライステートバ
ッファを用いて構成した例である。入力端子１からトラ
イステートバッファ１１のイネーブル端子を接続した構
成とする。入力端子１がＬからＨに立ち上がる動作につ
いて以下に述べる。入力端子１がＬの時トライステート
バッファはイネーブル状態の為出力端子５はＬレベルと
なる。次に、入力端子１がＬからＨに立ち上がると、イ
ンバータの遅れ時間により一定時間後、トライステート
バッファはディスエーブル状態となり、出力端子２はハ
イインピーダンスとなるが短時間の間のみ出力端子はＨ
レベルとなり、負荷容量８をチャージする。このため、
高速に立ち上がるオープンドレインバッファを得ること
ができる。
ッファを用いて構成した例である。入力端子１からトラ
イステートバッファ１１のイネーブル端子を接続した構
成とする。入力端子１がＬからＨに立ち上がる動作につ
いて以下に述べる。入力端子１がＬの時トライステート
バッファはイネーブル状態の為出力端子５はＬレベルと
なる。次に、入力端子１がＬからＨに立ち上がると、イ
ンバータの遅れ時間により一定時間後、トライステート
バッファはディスエーブル状態となり、出力端子２はハ
イインピーダンスとなるが短時間の間のみ出力端子はＨ
レベルとなり、負荷容量８をチャージする。このため、
高速に立ち上がるオープンドレインバッファを得ること
ができる。
第５図も本発明の別の実施例である。入力端子１がＬか
らＨに立ち上がると、ドライブ回路１２によりＰＭＯ５
５は短時間だけ両方ＯＮＬ負荷容量８をチャージする。
らＨに立ち上がると、ドライブ回路１２によりＰＭＯ５
５は短時間だけ両方ＯＮＬ負荷容量８をチャージする。
その為、高速に立ち上がることができる。
本発明によれば、オープンドレイン又はオープンコレク
タバッファで構成しているバスを高速化することができ
る。
タバッファで構成しているバスを高速化することができ
る。
第１図は本発明の一実施例の出力バッファを示す図、第
２図は従来の実施例を示す図、第３図は第１図に示す出
力バノファの動作を表すタイムチャート、第４図はトラ
イステートバッファを利用した本発明の一実施例を示す
図、第５図は負荷開動ＭＯＳトランジスタを２個利用し
た場合の一実施例を示す図である。 １・・・入力端子、２・・・出力端子、３・・・ＭＯ３
駆動インバータ、４・・・ＮＭＯＳ、５・・・ＰＭＯＳ
、６・・・ワンショットドライバ回路、７・・・保護回
路、８・・・負荷容量、９・・・入力波形、 １０・・
・出力波形、１１・・・トライステートバッファ、１２
・・・ドライバ回路。 纂 ！ 図 集 図 嵩 図
２図は従来の実施例を示す図、第３図は第１図に示す出
力バノファの動作を表すタイムチャート、第４図はトラ
イステートバッファを利用した本発明の一実施例を示す
図、第５図は負荷開動ＭＯＳトランジスタを２個利用し
た場合の一実施例を示す図である。 １・・・入力端子、２・・・出力端子、３・・・ＭＯ３
駆動インバータ、４・・・ＮＭＯＳ、５・・・ＰＭＯＳ
、６・・・ワンショットドライバ回路、７・・・保護回
路、８・・・負荷容量、９・・・入力波形、 １０・・
・出力波形、１１・・・トライステートバッファ、１２
・・・ドライバ回路。 纂 ！ 図 集 図 嵩 図
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳトランジスタと該ＭＯＳトランジスタをドラ
イブするドライブ回路と該ＭＯＳトランジスタを保護す
る保護回路からなるオープンドレイン出力バッファにお
いて、該ＭＯＳトランジスタのドレイン端子に接続され
た負荷容量をチャージするためのトランジスタとオープ
ンドレインバッファの出力がＬＯＷレベルからＨＩＧＨ
レベルへ切替る時に短時間だけ該負荷容量をチャージす
るためのトランジスタをＯＮさせるドライバ回路を設け
たことを特徴とする出力回路。 ２、バイポーラトランジスタと該バイポーラトランジス
タを駆動するドライブ回路からなるオープンコレクタバ
ッファにおいて、該バイポーラトランジスタのコレクタ
端子に接続された負荷容量をチャージするためのトラン
ジスタとオープンコレクタバッファの出力がＬＯＷレベ
ルからＨＩＧＨレベルへ切替る時に短時間だけ該負荷容
量をチャージするためのトランジスタをＯＮさせるドラ
イバ回路を設けたことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045402A JPH03250813A (ja) | 1990-02-28 | 1990-02-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045402A JPH03250813A (ja) | 1990-02-28 | 1990-02-28 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250813A true JPH03250813A (ja) | 1991-11-08 |
Family
ID=12718262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2045402A Pending JPH03250813A (ja) | 1990-02-28 | 1990-02-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250813A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996034458A1 (de) * | 1995-04-28 | 1996-10-31 | Siemens Aktiengesellschaft | Gtl-ausgangsverstärker zum einkoppeln eines am eingang anliegenden eingangssignales in eine am ausgang anliegende übertragungsleitung |
| EP0822663A2 (en) * | 1996-07-29 | 1998-02-04 | Townsend and Townsend and Crew LLP | Separate set/reset paths for time critical signals |
| US6118311A (en) * | 1998-03-10 | 2000-09-12 | Nec Corporation | Output circuit capable of suppressing bounce effect |
| US6211694B1 (en) | 1997-05-26 | 2001-04-03 | Nec Corporation | Bus driver having noise removing circuit |
| US6642755B2 (en) | 1998-03-09 | 2003-11-04 | Nec Corporation | Bus driver having noise removing circuit formed by pull-up resistor |
-
1990
- 1990-02-28 JP JP2045402A patent/JPH03250813A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996034458A1 (de) * | 1995-04-28 | 1996-10-31 | Siemens Aktiengesellschaft | Gtl-ausgangsverstärker zum einkoppeln eines am eingang anliegenden eingangssignales in eine am ausgang anliegende übertragungsleitung |
| US6075383A (en) * | 1995-04-28 | 2000-06-13 | Siemens Aktiengesellschaft | GTL output amplifier for coupling an input signal present at the input into a transmission line present at the output |
| EP0822663A2 (en) * | 1996-07-29 | 1998-02-04 | Townsend and Townsend and Crew LLP | Separate set/reset paths for time critical signals |
| EP0822663A3 (en) * | 1996-07-29 | 1999-04-14 | Townsend and Townsend and Crew LLP | Separate set/reset paths for time critical signals |
| US6211694B1 (en) | 1997-05-26 | 2001-04-03 | Nec Corporation | Bus driver having noise removing circuit |
| US6642755B2 (en) | 1998-03-09 | 2003-11-04 | Nec Corporation | Bus driver having noise removing circuit formed by pull-up resistor |
| US6118311A (en) * | 1998-03-10 | 2000-09-12 | Nec Corporation | Output circuit capable of suppressing bounce effect |
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