JP2697222B2 - Ｃｍｏｓバッファ回路 - Google Patents
Ｃｍｏｓバッファ回路Info
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- JP2697222B2 JP2697222B2 JP2014134A JP1413490A JP2697222B2 JP 2697222 B2 JP2697222 B2 JP 2697222B2 JP 2014134 A JP2014134 A JP 2014134A JP 1413490 A JP1413490 A JP 1413490A JP 2697222 B2 JP2697222 B2 JP 2697222B2
- Authority
- JP
- Japan
- Prior art keywords
- type mosfet
- gate
- input
- output
- buffer circuit
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、主にCMOSLSIのデジタル出力端子に使われ
るCMOSバッファ回路に関するものである。
るCMOSバッファ回路に関するものである。
従来の技術 近年、民生用，産業用として、あらゆる分野に使われ
るCMOSLSIは微細化が進み、高速動作が可能となり、従
来では使われていなかった高い周波数で使用される事が
多くなった。それに伴ない高周波ノイズ対策が強く求め
られている。
るCMOSLSIは微細化が進み、高速動作が可能となり、従
来では使われていなかった高い周波数で使用される事が
多くなった。それに伴ない高周波ノイズ対策が強く求め
られている。
以下に従来のCMOSバッファ回路について説明する。
第４図は従来の最も一般的なCMOSバッファ回路で、CM
OSインバータ回路10の出力をCMOSインバータ回路９の入
力に接続する構成を有している。
OSインバータ回路10の出力をCMOSインバータ回路９の入
力に接続する構成を有している。
第５図は、第４図で示された従来のCMOSバッファ回路
を出力バッファとして使用し方形波を入力した時の入・
出力特性の図である。通常最終段であるCMOSインバータ
９は、出力負荷を駆動させるために、他のゲート回路に
比べ、十分サイズの大きなMOSFETで作られており、第５
図の出力波形で示されるように、立ち上り、立ち下りの
急峻な出力方形波信号を発生させる動作を行なう。
を出力バッファとして使用し方形波を入力した時の入・
出力特性の図である。通常最終段であるCMOSインバータ
９は、出力負荷を駆動させるために、他のゲート回路に
比べ、十分サイズの大きなMOSFETで作られており、第５
図の出力波形で示されるように、立ち上り、立ち下りの
急峻な出力方形波信号を発生させる動作を行なう。
発明が解決しようとする課題 しかしながら、上記の従来の構成では、出力バッファ
回路のMOSFETは、大きな負荷に対して、十分能力のある
トランジスタサイズが必要となるので、立ち上り、及
び、立ち下り時に、負荷条件により、過度なリンギング
やオーバーショット・アンダーショットを発生し、高速
動作を行なうと、高調波成分が大きくなるといった欠点
を有していた。
回路のMOSFETは、大きな負荷に対して、十分能力のある
トランジスタサイズが必要となるので、立ち上り、及
び、立ち下り時に、負荷条件により、過度なリンギング
やオーバーショット・アンダーショットを発生し、高速
動作を行なうと、高調波成分が大きくなるといった欠点
を有していた。
第６図は、従来のバッファ回路に、周波数36MHzの方
形波を入力した時の高速フーリェ変換（以降FETと記
す）解析を示したものである。第６図から、方形波の立
ち上り、及び、立ち下り時に多くの高調波が発生してい
ることが判る。
形波を入力した時の高速フーリェ変換（以降FETと記
す）解析を示したものである。第６図から、方形波の立
ち上り、及び、立ち下り時に多くの高調波が発生してい
ることが判る。
本発明は、上記の従来の課題を解決するもので、バッ
ファ回路を含んだLSIを高速動作させても高調波ノイズ
の発生の少ないCMOSバッファ回路を提供することを目的
とする。
ファ回路を含んだLSIを高速動作させても高調波ノイズ
の発生の少ないCMOSバッファ回路を提供することを目的
とする。
課題を解決するための手段 この目的を達成するために本発明のCMOSバッファ回路
は、ソースが電源電位に接続され、ドレインが出力端子
に接続された第１のＰ型MOSFETと、ソースが接地電位に
接続され、ドレインが前記出力端子に接続された第１の
Ｎ型MOSFETを有し、 前記第１のＰ型MOSFETのゲート側に、出力端が前記第
１のＰ型MOSFETのゲートに接続された第１のMOSインバ
ータと、 電源電位をゲート入力とし、ソースが前記第１のMOS
インバータの入力端に接続され、ドレインが入力端子に
接続された第２のＮ型MOSFETと、 前記第１のMOSインバータの出力端をゲート入力と
し、ソースが電源電位に接続され、ドレインが前記第１
のMOSインバータの入力端に接続された第２のＰ型MOSFE
Tとを備え、 前記第１のＮ型MOSFETのゲート側に、出力端が前記第
１のＮ型MOSFETのゲートに接続された第２のMOSインバ
ータと、 接地電位をゲート入力とし、ソースが前記第２のMOS
インバータの入力端に接続され、ドレインが前記入力端
子に接続された第３のＰ型MOSFETと、 前記第２のMOSインバータの出力端をゲート入力と
し、ソースが接地電位に接続され、ドレインが前記第２
のMOSインバータの入力端に接続された第３のＮ型MOSFE
Tとを備えている。
は、ソースが電源電位に接続され、ドレインが出力端子
に接続された第１のＰ型MOSFETと、ソースが接地電位に
接続され、ドレインが前記出力端子に接続された第１の
Ｎ型MOSFETを有し、 前記第１のＰ型MOSFETのゲート側に、出力端が前記第
１のＰ型MOSFETのゲートに接続された第１のMOSインバ
ータと、 電源電位をゲート入力とし、ソースが前記第１のMOS
インバータの入力端に接続され、ドレインが入力端子に
接続された第２のＮ型MOSFETと、 前記第１のMOSインバータの出力端をゲート入力と
し、ソースが電源電位に接続され、ドレインが前記第１
のMOSインバータの入力端に接続された第２のＰ型MOSFE
Tとを備え、 前記第１のＮ型MOSFETのゲート側に、出力端が前記第
１のＮ型MOSFETのゲートに接続された第２のMOSインバ
ータと、 接地電位をゲート入力とし、ソースが前記第２のMOS
インバータの入力端に接続され、ドレインが前記入力端
子に接続された第３のＰ型MOSFETと、 前記第２のMOSインバータの出力端をゲート入力と
し、ソースが接地電位に接続され、ドレインが前記第２
のMOSインバータの入力端に接続された第３のＮ型MOSFE
Tとを備えている。
作用 この構成によって、入力信号をＰチャネルトランスフ
ァーゲートとプルダウントランジスタ及びＮチャネルト
ランスファーゲートとプルアップトランジスタの２系統
に分け、前者のラインは方形波信号の立ち上りを、後者
のラインは、方形波信号の立ち下りエッジの傾斜をゆる
やかにすることにより、最終出力波形の立ち上り、立ち
下りを十分急峻な波形に保ち、オーバーショット，アン
ダーショットをなくすことができる。
ァーゲートとプルダウントランジスタ及びＮチャネルト
ランスファーゲートとプルアップトランジスタの２系統
に分け、前者のラインは方形波信号の立ち上りを、後者
のラインは、方形波信号の立ち下りエッジの傾斜をゆる
やかにすることにより、最終出力波形の立ち上り、立ち
下りを十分急峻な波形に保ち、オーバーショット，アン
ダーショットをなくすことができる。
実施例 以下に本発明の実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例におけるCMOSバッファ回路
である。第１図において、入力１より２系統に信号ライ
ンが分れ、１つの信号ラインは、トランスファゲートと
して働くＮ型MOSFET5を経由し、プルアップトランジス
タとして働くＮ型MOSFET2と接続され、さらに、MOSイン
バータ回路７と接続される。MOSインバータ７の出力
は、Ｎ型MOSFET2のゲートと出力のＰ型MOSFET1のゲート
に接続される。次に第２の信号ラインは、入力１より、
トランスファーゲートとして働くＰ型MOSFET3を経由
し、プルダウントランジスタとして働くＮ型MOSFET6に
接続され、さらに、MOSインバータ８に接続される。MOS
インバータ８の出力は、Ｎ型MOSFET6のゲート及び、出
力のＮ型MOSFET4のゲートに接続される。そして、Ｐ型M
OSFET1のドレインとＮ型MOSFET4のドレインを接続し出
力１とする。
である。第１図において、入力１より２系統に信号ライ
ンが分れ、１つの信号ラインは、トランスファゲートと
して働くＮ型MOSFET5を経由し、プルアップトランジス
タとして働くＮ型MOSFET2と接続され、さらに、MOSイン
バータ回路７と接続される。MOSインバータ７の出力
は、Ｎ型MOSFET2のゲートと出力のＰ型MOSFET1のゲート
に接続される。次に第２の信号ラインは、入力１より、
トランスファーゲートとして働くＰ型MOSFET3を経由
し、プルダウントランジスタとして働くＮ型MOSFET6に
接続され、さらに、MOSインバータ８に接続される。MOS
インバータ８の出力は、Ｎ型MOSFET6のゲート及び、出
力のＮ型MOSFET4のゲートに接続される。そして、Ｐ型M
OSFET1のドレインとＮ型MOSFET4のドレインを接続し出
力１とする。
以上のように構成されたCMOSバッファ回路について、
以下にその動作を説明する。
以下にその動作を説明する。
まず、入力１に方形波が入ると、２系統に分かれてい
る信号ラインのうち、Ｎ型MOSFET5は、ゲートにVDDが印
加されており、ON状態にある。しかし、信号のレベルに
より、ON抵抗が異なり特に、入力レベル≒VDD−VTNに近
づくと、ON抵抗が急激に高くなり、高速動作では、出力
がVDD/2程度までしか上がらない。そのために、Ｐ型MOS
FET2をプルアップトランジスタとして働かせる。そし
て、スレッショルドレベルをVDD/2より高くしたMOSイン
バータ７により立ち下りエッジのゆるやかな信号に変
え、Ｐ型MOSFET1のゲートに伝える。以上の一連の信号
の伝達の流れを第２図の入力1,P（３），（P1）に示
す。
る信号ラインのうち、Ｎ型MOSFET5は、ゲートにVDDが印
加されており、ON状態にある。しかし、信号のレベルに
より、ON抵抗が異なり特に、入力レベル≒VDD−VTNに近
づくと、ON抵抗が急激に高くなり、高速動作では、出力
がVDD/2程度までしか上がらない。そのために、Ｐ型MOS
FET2をプルアップトランジスタとして働かせる。そし
て、スレッショルドレベルをVDD/2より高くしたMOSイン
バータ７により立ち下りエッジのゆるやかな信号に変
え、Ｐ型MOSFET1のゲートに伝える。以上の一連の信号
の伝達の流れを第２図の入力1,P（３），（P1）に示
す。
次に、Ｎ型MOSFET4に信号を伝えるラインでは、Ｐ型M
OSFET3は、前述のＰ型MOSFET2とは逆に、入力レベル≒V
TPに近づくとON抵抗が急激に高くなり、高速動作では、
出力レベルはVDD/2程度までしか下らない。そのため
に、Ｎ型MOSFET6をプルダウントランジスタとして働か
せる。そして、スレッショルドレベルをVDD/2より低く
したMOSインバータ８により、立ち上りエッジのゆるや
かな信号に変え、Ｎ型MOSFET4のゲートに信号を伝え
る。以上の一連の信号の流れを第２図の入力1,（P4），
（P2）に示す。そして、（P1），（P2）の一連の動作は
まず（P1），（P2）が“H"の時、Ｐ型MOSFET1はOFF、Ｎ
型MOSFET4はON次に、（P1），（P2）が“H"→“L"に変
わる時は、（P2）が先に“L"に変わり、（P1）＝“H",
（P2）＝“L"の状態を経由して（P1）＝“L",（P2）＝
“L"となる。この時、出力トランジスタはＰ型MOSFET1
＝OFF、Ｎ型MOSFET4＝OFFの状態を経由して、Ｐ型MOSFE
T1＝ON、Ｎ型MOSFET4＝OFFとなる。次に、（P1），（P
2）が“L"→“H"に変わる時は、（P1）が先に“H"に変
わり、（P1）＝“H",（P2）＝“L",の状態を経由して
（P1）＝“H",（P2）＝“H"となる。この時、出力トナ
ジスタはＰ型MOSFET1がOFF、Ｎ型MOSFET1がOFFの状態を
経由して、Ｐ型MOSFET1がOFF、Ｎ型MOSFET1がONとな
る。
OSFET3は、前述のＰ型MOSFET2とは逆に、入力レベル≒V
TPに近づくとON抵抗が急激に高くなり、高速動作では、
出力レベルはVDD/2程度までしか下らない。そのため
に、Ｎ型MOSFET6をプルダウントランジスタとして働か
せる。そして、スレッショルドレベルをVDD/2より低く
したMOSインバータ８により、立ち上りエッジのゆるや
かな信号に変え、Ｎ型MOSFET4のゲートに信号を伝え
る。以上の一連の信号の流れを第２図の入力1,（P4），
（P2）に示す。そして、（P1），（P2）の一連の動作は
まず（P1），（P2）が“H"の時、Ｐ型MOSFET1はOFF、Ｎ
型MOSFET4はON次に、（P1），（P2）が“H"→“L"に変
わる時は、（P2）が先に“L"に変わり、（P1）＝“H",
（P2）＝“L"の状態を経由して（P1）＝“L",（P2）＝
“L"となる。この時、出力トランジスタはＰ型MOSFET1
＝OFF、Ｎ型MOSFET4＝OFFの状態を経由して、Ｐ型MOSFE
T1＝ON、Ｎ型MOSFET4＝OFFとなる。次に、（P1），（P
2）が“L"→“H"に変わる時は、（P1）が先に“H"に変
わり、（P1）＝“H",（P2）＝“L",の状態を経由して
（P1）＝“H",（P2）＝“H"となる。この時、出力トナ
ジスタはＰ型MOSFET1がOFF、Ｎ型MOSFET1がOFFの状態を
経由して、Ｐ型MOSFET1がOFF、Ｎ型MOSFET1がONとな
る。
以上のように、本実施例によれば、まず出力トランジ
スタである、Ｐ型MOSFET1及び、Ｎ型MOSFET4が、同時に
ONする事をなくし、出力トランジスタの貫通電流を極力
なくすことにより、出力波形のアンダーショットをおさ
えることができる。また、第１図及び、第２図で示して
ある（P1），（P2）の波形により、出力１の波形の立ち
上りエッジ及び立ち下りエッジの傾きがゆるやかにな
る。これらの結果により、方形波に含まれる高調波の大
きさを減らすことができる。この事は、第６図に示した
従来のバッファ回路の出力波形のFFT解析例と、第３図
の本実施例であるバッファ回路の出力波形のFFT解析例
とを比較すれば明らかなように、本実施例によれば、特
に、３次以上の高調波成分をおさえることができる。
スタである、Ｐ型MOSFET1及び、Ｎ型MOSFET4が、同時に
ONする事をなくし、出力トランジスタの貫通電流を極力
なくすことにより、出力波形のアンダーショットをおさ
えることができる。また、第１図及び、第２図で示して
ある（P1），（P2）の波形により、出力１の波形の立ち
上りエッジ及び立ち下りエッジの傾きがゆるやかにな
る。これらの結果により、方形波に含まれる高調波の大
きさを減らすことができる。この事は、第６図に示した
従来のバッファ回路の出力波形のFFT解析例と、第３図
の本実施例であるバッファ回路の出力波形のFFT解析例
とを比較すれば明らかなように、本実施例によれば、特
に、３次以上の高調波成分をおさえることができる。
発明の効果 以上のように本発明は、出力のＰ型MOSFETのゲート
に、Ｎ型MOSFETとプルアップ用Ｐ型MOSFETとMOSインバ
ータで構成された回路を接続し、出力のＮ型MOSFETのゲ
ートにＰ型MOSFETとプルダウン用Ｎ型MOSFETとMOSイン
バータで構成された回路を接続することにより、入力に
入る方形波信号の立ち上りエッジ、立ち下りエッジの傾
きをゆるやかにし、オーバーショット，アンダーショッ
トを極力おさえ、高調波ノイズの発生をおさえることの
できる優れたCMOSバッファ回路を実現するものである。
に、Ｎ型MOSFETとプルアップ用Ｐ型MOSFETとMOSインバ
ータで構成された回路を接続し、出力のＮ型MOSFETのゲ
ートにＰ型MOSFETとプルダウン用Ｎ型MOSFETとMOSイン
バータで構成された回路を接続することにより、入力に
入る方形波信号の立ち上りエッジ、立ち下りエッジの傾
きをゆるやかにし、オーバーショット，アンダーショッ
トを極力おさえ、高調波ノイズの発生をおさえることの
できる優れたCMOSバッファ回路を実現するものである。
第１図は本発明の一実施例におけるCMOSバッファ回路の
回路図、第２図は本実施例におけるCMOSバッファ回路の
各端子の入・出力特性図、第３図は本実施例におけるCM
OSバッファ回路の方形波入力におけるFET解析例を示す
図、第４図は従来のCMOSバッファ回路の回路図、第５図
は従来のCMOSバッファ回路の入・出力特性図、第６図は
従来のCMOSバッファ回路の方形波入力におけるFFT解析
例を示す図である。 １〜３……Ｐ型MOSFET、４〜６……Ｎ型MOSFET、７〜10
……MOSインバータ回路。
回路図、第２図は本実施例におけるCMOSバッファ回路の
各端子の入・出力特性図、第３図は本実施例におけるCM
OSバッファ回路の方形波入力におけるFET解析例を示す
図、第４図は従来のCMOSバッファ回路の回路図、第５図
は従来のCMOSバッファ回路の入・出力特性図、第６図は
従来のCMOSバッファ回路の方形波入力におけるFFT解析
例を示す図である。 １〜３……Ｐ型MOSFET、４〜６……Ｎ型MOSFET、７〜10
……MOSインバータ回路。
Claims (1)
- 【請求項１】ソースが電源電位に接続され、ドレインが
出力端子に接続された第１のＰ型MOSFETと、ソースが接
地電位に接続され、ドレインが前記出力端子に接続され
た第１のＮ型MOSFETを有するバッファ回路において、 前記第１のＰ型MOSFETのゲート側に、出力端が前記第１
のＰ型MOSFETのゲートに接続された第１のMOSインバー
タと、 電源電位をゲート入力とし、ソースが前記第１のMOSイ
ンバータの入力端に接続され、ドレインが入力端子に接
続された第２のＮ型MOSFETと、 前記第１のMOSインバータの出力端をゲート入力とし、
ソースが電源電位に接続され、ドレインが前記第１のMO
Sインバータの入力端に接続された第２のＰ型MOSFETと
を備え、 前記第１のＮ型MOSFETのゲート側に、出力端が前記第１
のＮ型MOSFETのゲートに接続された第２のMOSインバー
タと、 接地電位をゲート入力とし、ソースが前記第２のMOSイ
ンバータの入力端に接続され、ドレインが前記入力端子
に接続された第３のＰ型MOSFETと、 前記第２のMOSインバータの出力端をゲート入力とし、
ソースが接地電位に接続され、ドレインが前記第２のMO
Sインバータの入力端に接続された第３のＮ型MOSFETと
を備えていることを特徴とするCMOSバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014134A JP2697222B2 (ja) | 1990-01-23 | 1990-01-23 | Ｃｍｏｓバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014134A JP2697222B2 (ja) | 1990-01-23 | 1990-01-23 | Ｃｍｏｓバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03217119A JPH03217119A (ja) | 1991-09-24 |
| JP2697222B2 true JP2697222B2 (ja) | 1998-01-14 |
Family
ID=11852667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014134A Expired - Lifetime JP2697222B2 (ja) | 1990-01-23 | 1990-01-23 | Ｃｍｏｓバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697222B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926050A (en) * | 1996-07-29 | 1999-07-20 | Townsend And Townsend And Crew Llp | Separate set/reset paths for time critical signals |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416018A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Output buffer for mos semiconductor integrated circuit |
-
1990
- 1990-01-23 JP JP2014134A patent/JP2697222B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03217119A (ja) | 1991-09-24 |
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