JPH03217119A - Ｃｍｏｓバッファ回路 - Google Patents
Ｃｍｏｓバッファ回路Info
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- JPH03217119A JPH03217119A JP2014134A JP1413490A JPH03217119A JP H03217119 A JPH03217119 A JP H03217119A JP 2014134 A JP2014134 A JP 2014134A JP 1413490 A JP1413490 A JP 1413490A JP H03217119 A JPH03217119 A JP H03217119A
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- Japan
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- gate
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- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101150015217 FET4 gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、主にＣＭＯＳＬＳＩのデジタル出力端子に使
われるＣＭＯＳバッファ回路に関するものである。
われるＣＭＯＳバッファ回路に関するものである。
従来の技術
近年、民生用，産業用として、あらゆる分野に使われる
ＣＭＯＳＬＳＩは微細化が進み、高速動作が可能となり
、従来では使われていなかった高い周波数で使用される
事が多くなった。それに伴ない高周波ノイズ対策が強く
求められている。
ＣＭＯＳＬＳＩは微細化が進み、高速動作が可能となり
、従来では使われていなかった高い周波数で使用される
事が多くなった。それに伴ない高周波ノイズ対策が強く
求められている。
以下に従来のＣＭＯＳバッファ回路について説明する。
２
第４図は従来の最も一般的なＣＭＯＳバッファ回路で、
ＣＭＯＳインバータ回路１０の出力をＣＭＯＳインバー
タ回路９の入力に接続する構成を有している。
ＣＭＯＳインバータ回路１０の出力をＣＭＯＳインバー
タ回路９の入力に接続する構成を有している。
第５図は、第４図で示された従来のＣＭＯＳパッファ回
路を出力バッファとして使用し方形波を入力した時の入
・出力特性の図である。通常最終段であるＣＭＯＳイン
バータ９は、出力負荷を駆動させるために、他のゲート
回路に比べ、十分サイズの大きなＭＯＳＦＥＴで作られ
ており、第３図の出力波形で示されるように、立ち上り
、立ち下りの急峻な出力方形波信号を発生させる動作を
行なう。
路を出力バッファとして使用し方形波を入力した時の入
・出力特性の図である。通常最終段であるＣＭＯＳイン
バータ９は、出力負荷を駆動させるために、他のゲート
回路に比べ、十分サイズの大きなＭＯＳＦＥＴで作られ
ており、第３図の出力波形で示されるように、立ち上り
、立ち下りの急峻な出力方形波信号を発生させる動作を
行なう。
発明が解決しようとする課題
しかしながら、上記の従来の構成では、出力バッファ回
路のＭＯＳＦＥＴは、大きな負荷に対して、十分能力の
あるトランジスタサイズが必要となるので、立ち上り、
及び、立ち下り時に、負荷条件により、過度なリンギン
グやオーバーショット・アンダーショットを発生し、高
速動作を行なうと、高調波成分が大きくなるといった欠
点を有していた。
路のＭＯＳＦＥＴは、大きな負荷に対して、十分能力の
あるトランジスタサイズが必要となるので、立ち上り、
及び、立ち下り時に、負荷条件により、過度なリンギン
グやオーバーショット・アンダーショットを発生し、高
速動作を行なうと、高調波成分が大きくなるといった欠
点を有していた。
第６図は、従来のバッファ回路に、周波数３６Ｍ Ｈｚ
の方形波を入力した時の高速フーリエ変換（以降ＦＦＴ
と記す）解析を示したものである。
の方形波を入力した時の高速フーリエ変換（以降ＦＦＴ
と記す）解析を示したものである。
第６図から、方形波の立ち上り、及び、立ち下り時に多
くの高調波が発生していることが判る。
くの高調波が発生していることが判る。
本発明は、上記の従来の課題を解決するもので、バッフ
ァ回路を含んだＬＳＩを高速動作させても高調波ノイズ
の発生の少ないＣＭＯＳバッファ回路を提供することを
目的とする。
ァ回路を含んだＬＳＩを高速動作させても高調波ノイズ
の発生の少ないＣＭＯＳバッファ回路を提供することを
目的とする。
課題を解決するための手段
この目的を達成するために本発明のＣＭＯ Ｓバッファ
回路は、第１のＰ型ＭＯＳＦＥＴのソースを電源電位Ｖ
ＤＤに接続し、ドレインを第１のＮ型ＭＯＳＦＥＴのド
レインと接続して出力端子とし、第１のＮ型ＭＯＳＦＥ
Ｔのソースを接地電位■ＳＳに接続し、第１のＰ型ＭＯ
ＳＦＥＴのゲートに第１のＭＯＳインバータの出力端を
接続し、第１のＭＯＳインバータの入力に、第１のＭＯ
Ｓインバータの出力端かつゲートに接続された第２のＰ
型ＭＯＳＦＥＴのドレインを接続し、第１のＭＯＳイン
バータの入力端にゲートを電源電圧ＶＤＤに接続した第
２のＮ型ＭＯＳＦＥＴのソースを接続し、第１のＮ型Ｍ
ＯＳＦＥＴのゲートに第２のＭＯＳインバータの出力端
を接続し、第２のＭＯＳインバータの入力端に第２のＭ
ＯＳインパータの出力端をゲートに接続した第３のＮｆ
ｆｉＭＯＳＦＥＴのドレインを接続し、第２のＭＯＳイ
ンバータの入力端に、ゲートを接地電位ｖＳＳに接続し
た第３のＰ！！ＭＯＳＦＥＴのソースを接続し、第３の
Ｐ型ＭＯＳＦＥＴのドレインと第２のＮ型ＭＯＳＦＥＴ
のドレインを接続し、前記第２のＮ型ＭＯＳＦＥＴのド
レインを入力端子とする構成を有している。
回路は、第１のＰ型ＭＯＳＦＥＴのソースを電源電位Ｖ
ＤＤに接続し、ドレインを第１のＮ型ＭＯＳＦＥＴのド
レインと接続して出力端子とし、第１のＮ型ＭＯＳＦＥ
Ｔのソースを接地電位■ＳＳに接続し、第１のＰ型ＭＯ
ＳＦＥＴのゲートに第１のＭＯＳインバータの出力端を
接続し、第１のＭＯＳインバータの入力に、第１のＭＯ
Ｓインバータの出力端かつゲートに接続された第２のＰ
型ＭＯＳＦＥＴのドレインを接続し、第１のＭＯＳイン
バータの入力端にゲートを電源電圧ＶＤＤに接続した第
２のＮ型ＭＯＳＦＥＴのソースを接続し、第１のＮ型Ｍ
ＯＳＦＥＴのゲートに第２のＭＯＳインバータの出力端
を接続し、第２のＭＯＳインバータの入力端に第２のＭ
ＯＳインパータの出力端をゲートに接続した第３のＮｆ
ｆｉＭＯＳＦＥＴのドレインを接続し、第２のＭＯＳイ
ンバータの入力端に、ゲートを接地電位ｖＳＳに接続し
た第３のＰ！！ＭＯＳＦＥＴのソースを接続し、第３の
Ｐ型ＭＯＳＦＥＴのドレインと第２のＮ型ＭＯＳＦＥＴ
のドレインを接続し、前記第２のＮ型ＭＯＳＦＥＴのド
レインを入力端子とする構成を有している。
作用
この構成によって、入力信号をＰチャネルトランスファ
ーゲートとプルダウントランジスタ及びＮチャネルトラ
ンスファーゲートとプルダウントランジスタの２系統に
分け、前者のラインは方形波信号の立ち上りを、後者の
ラインは、方形波信５ 号の立ち下りエッジを傾斜をゆるやかにすることにより
、最終出力波形の立ち上り、立ち下りを十分急峻な波形
に保ち、オーバーショット，アンダーショットをなくす
ことができる。
ーゲートとプルダウントランジスタ及びＮチャネルトラ
ンスファーゲートとプルダウントランジスタの２系統に
分け、前者のラインは方形波信号の立ち上りを、後者の
ラインは、方形波信５ 号の立ち下りエッジを傾斜をゆるやかにすることにより
、最終出力波形の立ち上り、立ち下りを十分急峻な波形
に保ち、オーバーショット，アンダーショットをなくす
ことができる。
実施例
以下に本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるＣＭＯＳバッファ回
路である。第１図において、入力１より２系統に信号ラ
インが分れ、１つの信号ラインは、トランスファゲート
として働くＮ型ＭＯ Ｓ Ｆ Ｅ Ｔ ５を経由し、プ
ルアップトランジスタとして働くＮ型ＭＯＳＦＥＴ２と
接続され、さらに、ＭＯＳインバータ回路７と接続され
る。ＭＯＳインバータ７の出力は、Ｎ型ＭＯＳＦＥＴの
ゲートと出力のＰ型ＭＯＳＦＥＴＩのゲートに接続され
る。次に第２の信号ラインは、入力１より、トランスフ
ァーゲートとして働くＰ型ＭＯＳＦＥＴ３を経由し、プ
ルダウントランジスタとして働＜ＮＷＩＭＯＳＦＥＴ６
に接続され、さらに、ＭＯＳインバータ８に接続さ６ れる。ＭＯＳインバータ８の出力は、Ｎ型ＦＥＴ６のゲ
ート及び、出力のＮ型ＭＯＳＦＥＴ４のゲートに接続さ
れる。そして、Ｐ型ＭＯＳＦＥＴＩのドレインとＮ型Ｍ
ＯＳＦＥＴ４のドレインを接続し出力１とする。
路である。第１図において、入力１より２系統に信号ラ
インが分れ、１つの信号ラインは、トランスファゲート
として働くＮ型ＭＯ Ｓ Ｆ Ｅ Ｔ ５を経由し、プ
ルアップトランジスタとして働くＮ型ＭＯＳＦＥＴ２と
接続され、さらに、ＭＯＳインバータ回路７と接続され
る。ＭＯＳインバータ７の出力は、Ｎ型ＭＯＳＦＥＴの
ゲートと出力のＰ型ＭＯＳＦＥＴＩのゲートに接続され
る。次に第２の信号ラインは、入力１より、トランスフ
ァーゲートとして働くＰ型ＭＯＳＦＥＴ３を経由し、プ
ルダウントランジスタとして働＜ＮＷＩＭＯＳＦＥＴ６
に接続され、さらに、ＭＯＳインバータ８に接続さ６ れる。ＭＯＳインバータ８の出力は、Ｎ型ＦＥＴ６のゲ
ート及び、出力のＮ型ＭＯＳＦＥＴ４のゲートに接続さ
れる。そして、Ｐ型ＭＯＳＦＥＴＩのドレインとＮ型Ｍ
ＯＳＦＥＴ４のドレインを接続し出力１とする。
以上のように構成されたＣＭＯＳバツファ回路について
、以下にその動作を説明する。
、以下にその動作を説明する。
まず、入力１に方形波が入ると、２系統に分かれている
信号ラインのうち、Ｎ型ＭＯＳＦＥＴ５は、ゲートにＶ
ＤＤが印加されており、ＯＮ状態にある。しかし、信号
のレベルにより、ＯＮ抵抗が異なり特に、入力レベル＃
ＶＤＤ−ＶＴＮに近づくと、ＯＮ抵抗が急激に高くなり
、高速動作では、出力がＶＤＤ／２程度までしか上がら
ない。
信号ラインのうち、Ｎ型ＭＯＳＦＥＴ５は、ゲートにＶ
ＤＤが印加されており、ＯＮ状態にある。しかし、信号
のレベルにより、ＯＮ抵抗が異なり特に、入力レベル＃
ＶＤＤ−ＶＴＮに近づくと、ＯＮ抵抗が急激に高くなり
、高速動作では、出力がＶＤＤ／２程度までしか上がら
ない。
そのために、Ｐ型ＭＯＳＦＥＴ２をプルアップトランジ
スタとして働かせる。そして、スレツショルドレベルを
ＶＤＤ／２より高くしたＭＯＳインバータ７により立ち
下りエッジのゆるやかな信号に変え、Ｐ型ＭＯＳＦＥＴ
Ｉのゲートに伝える。
スタとして働かせる。そして、スレツショルドレベルを
ＶＤＤ／２より高くしたＭＯＳインバータ７により立ち
下りエッジのゆるやかな信号に変え、Ｐ型ＭＯＳＦＥＴ
Ｉのゲートに伝える。
以上の一連の信号の伝達の流れを第２図の入力１．（Ｐ
３）．（Ｐｉ）に示す。
３）．（Ｐｉ）に示す。
次に、Ｎ型ＭＯＳＦＥＴ４に信号を伝えるラインでは、
Ｐ型ＭＯＳＦＥＴ３は、前述のＰ型ＭＯＳＦＥＴ２とは
逆に、入力レベル＃ＶＴＦに近づくとＯＮ抵抗が急激に
高くなり、高速動作では、出力レベルはＶＤＤ／２程度
までしか下らない。そのために、Ｎ型ＭＯＳＦＥＴ６を
プルダウントランジスタとして働かせる。そして、スレ
ッシ式ルドレベルをＶＤＤ／２より低くしたＭＯＳイン
バータ８により、立ち上りエッジのゆるやかな信号に変
え、Ｎ型ＭＯＳＦＥＴ４のゲートに信号を伝える。以上
の一連の信号の流れを第２図の入力１，（Ｐ４）．（Ｐ
２）に示す。そして、（Ｐｉ）．（Ｐ２）の一連の動作
はまず（Ｐｉ）．（Ｐ２）が“Ｈ”の時、Ｐ型ＭＯＳＦ
ＥＴＩはＯＦＦ，Ｎ型ＭＯＳＦＥＴ４はＯＮ次に、（Ｐ
ｉ）．（Ｐ２）が“Ｈ″→“Ｌ”に変わる時は、（Ｐ２
）が先に“Ｌ”に変わり、（Ｐ１）＝“Ｈ”，（Ｐ２）
＝“Ｌ”の状態を経由して（Ｐ１）＝“Ｌ”，（Ｐ２）
＝“Ｌ″となる。この時、出力トランジスタはＰ型ＭＯ
ＳＦＥＴ１＝ＯＦＦ，Ｎ型ＭＯＳＦＥＴ４＝ＯＦＦの状
態を経由して、Ｐ型ＭＯＳＦＥＴ１＝ＯＮ，Ｎ型ＭＯＳ
ＦＥＴ４＝ＯＦＦとなる。次に、（Ｐ １）． （Ｐ
２）が“Ｌ″→″Ｈ″に変わる時は、（Ｐ１）が先に“
Ｈ”に変わり、（Ｐ１）＝“Ｈ”，（Ｐ２）＝“Ｌ″，
の状態を経由して（Ｐ１）＝“Ｈ″．（Ｐ２）＝“Ｈ”
となる。この時、出力トランジスタはＰ型ＭＯＳＦＥＴ
ＩがＯＦＦ，Ｎ型ＭＯＳＦＥＴＩがＯＦＦの状態を経由
して、Ｐ型ＭＯＳＦＥＴＩがＯＦＦ，Ｎ型ＭＯＳＦＥＴ
ＩがＯＮとなる。
Ｐ型ＭＯＳＦＥＴ３は、前述のＰ型ＭＯＳＦＥＴ２とは
逆に、入力レベル＃ＶＴＦに近づくとＯＮ抵抗が急激に
高くなり、高速動作では、出力レベルはＶＤＤ／２程度
までしか下らない。そのために、Ｎ型ＭＯＳＦＥＴ６を
プルダウントランジスタとして働かせる。そして、スレ
ッシ式ルドレベルをＶＤＤ／２より低くしたＭＯＳイン
バータ８により、立ち上りエッジのゆるやかな信号に変
え、Ｎ型ＭＯＳＦＥＴ４のゲートに信号を伝える。以上
の一連の信号の流れを第２図の入力１，（Ｐ４）．（Ｐ
２）に示す。そして、（Ｐｉ）．（Ｐ２）の一連の動作
はまず（Ｐｉ）．（Ｐ２）が“Ｈ”の時、Ｐ型ＭＯＳＦ
ＥＴＩはＯＦＦ，Ｎ型ＭＯＳＦＥＴ４はＯＮ次に、（Ｐ
ｉ）．（Ｐ２）が“Ｈ″→“Ｌ”に変わる時は、（Ｐ２
）が先に“Ｌ”に変わり、（Ｐ１）＝“Ｈ”，（Ｐ２）
＝“Ｌ”の状態を経由して（Ｐ１）＝“Ｌ”，（Ｐ２）
＝“Ｌ″となる。この時、出力トランジスタはＰ型ＭＯ
ＳＦＥＴ１＝ＯＦＦ，Ｎ型ＭＯＳＦＥＴ４＝ＯＦＦの状
態を経由して、Ｐ型ＭＯＳＦＥＴ１＝ＯＮ，Ｎ型ＭＯＳ
ＦＥＴ４＝ＯＦＦとなる。次に、（Ｐ １）． （Ｐ
２）が“Ｌ″→″Ｈ″に変わる時は、（Ｐ１）が先に“
Ｈ”に変わり、（Ｐ１）＝“Ｈ”，（Ｐ２）＝“Ｌ″，
の状態を経由して（Ｐ１）＝“Ｈ″．（Ｐ２）＝“Ｈ”
となる。この時、出力トランジスタはＰ型ＭＯＳＦＥＴ
ＩがＯＦＦ，Ｎ型ＭＯＳＦＥＴＩがＯＦＦの状態を経由
して、Ｐ型ＭＯＳＦＥＴＩがＯＦＦ，Ｎ型ＭＯＳＦＥＴ
ＩがＯＮとなる。
以上のように、本実施例によれば、まず出力トランジス
タである、Ｐ型ＭＯＳＦＥＴＩ及び、Ｎ型ＭＯＳＦＥＴ
４が、同時にＯＮする事をなくし、出力トランジスタの
貫通電流を極力なくすことにより、出力波形のアンダー
ショットをおさえることができる。また、第１図及び、
第２図で示してある（Ｐｉ）．（Ｐ２）の波形により、
出力１の波形の立ち上りエッジ及び立ち下りエッジの傾
きがゆるやかになる。これらの結果により、方形波に含
まれる高調波の大きさを減らすこるができる。
タである、Ｐ型ＭＯＳＦＥＴＩ及び、Ｎ型ＭＯＳＦＥＴ
４が、同時にＯＮする事をなくし、出力トランジスタの
貫通電流を極力なくすことにより、出力波形のアンダー
ショットをおさえることができる。また、第１図及び、
第２図で示してある（Ｐｉ）．（Ｐ２）の波形により、
出力１の波形の立ち上りエッジ及び立ち下りエッジの傾
きがゆるやかになる。これらの結果により、方形波に含
まれる高調波の大きさを減らすこるができる。
９
この事は、第６図に示した従来のバッファ回路の出力波
形のＦＦＴ解析例と、第３図の本実施例であるバッファ
回路の出力波形のＦＦＴ解析例とを比較すれば明らかな
ように、本実施例によれば、特に、３次以上の高調波成
分をおさえることができる。
形のＦＦＴ解析例と、第３図の本実施例であるバッファ
回路の出力波形のＦＦＴ解析例とを比較すれば明らかな
ように、本実施例によれば、特に、３次以上の高調波成
分をおさえることができる。
発明の効果
以上のように本発明は、出力のＰ型ＭＯＳＦＥＴのゲー
トに、Ｎ型ＭＯＳＦＥＴとプルアップ用Ｐ型ＭＯＳＦＥ
ＴとＭＯＳインバータで構成された回路を接続し、出力
のＮ型ＭＯＳＦＥＴのゲートにＰ型ＭＯＳＦＥＴとプル
ダウン用Ｎ型ＭＯＳＦＥＴとＭＯＳインバータで構成さ
れた回路を接続することにより、入力に入る方形波信号
の立ち上りエッジ、立ち下りエッジの傾きをゆるやかに
し、オーバーショット，アンダーショットを極力おさえ
、高調波ノイズの発生をおさえることのできる優れたＣ
ＭＯＳバッファ回路を実現するものである。
トに、Ｎ型ＭＯＳＦＥＴとプルアップ用Ｐ型ＭＯＳＦＥ
ＴとＭＯＳインバータで構成された回路を接続し、出力
のＮ型ＭＯＳＦＥＴのゲートにＰ型ＭＯＳＦＥＴとプル
ダウン用Ｎ型ＭＯＳＦＥＴとＭＯＳインバータで構成さ
れた回路を接続することにより、入力に入る方形波信号
の立ち上りエッジ、立ち下りエッジの傾きをゆるやかに
し、オーバーショット，アンダーショットを極力おさえ
、高調波ノイズの発生をおさえることのできる優れたＣ
ＭＯＳバッファ回路を実現するものである。
ｌ０
第１図は本発明の一実施例におけるＣＭＯ Ｓバッファ
回路の回路図、第２図は本実施例におけるＣＭＯＳバッ
ファ回路の各端子の入・出力特性図、第３図は本実施例
におけるＣＭＯＳバッファ回路の方形波入力におけるＦ
ＦＴ解析例を示す図、第４図は従来のＣＭＯＳバッファ
回路の回路図、第５図は従来のＣＭＯＳバッファ回路の
入・出力特性図、第６図は従来のＣＭＯＳバッファ回路
の方形波入力におけるＦＦＴ解析例を示す図である。 １〜３・・・・・・Ｐ型ＭＯＳＦＥＴ，４〜６・・・・
・・Ｎ型ＭＯＳＦＥＴ，７〜１０・・・・・・ＭＯＳイ
ンバータ回路。
回路の回路図、第２図は本実施例におけるＣＭＯＳバッ
ファ回路の各端子の入・出力特性図、第３図は本実施例
におけるＣＭＯＳバッファ回路の方形波入力におけるＦ
ＦＴ解析例を示す図、第４図は従来のＣＭＯＳバッファ
回路の回路図、第５図は従来のＣＭＯＳバッファ回路の
入・出力特性図、第６図は従来のＣＭＯＳバッファ回路
の方形波入力におけるＦＦＴ解析例を示す図である。 １〜３・・・・・・Ｐ型ＭＯＳＦＥＴ，４〜６・・・・
・・Ｎ型ＭＯＳＦＥＴ，７〜１０・・・・・・ＭＯＳイ
ンバータ回路。
Claims (1)
- 第１のＰ型ＭＯＳＦＥＴのソースを電源電位ＶＤＤに接
続し、そのドレインを第１のＮ型ＭＯＳＦＥＴのドレイ
ンと接続して出力端子とし、前記第１のＮ型ＭＯＳＦＥ
Ｔのソースを接地電位ＶＳＳに接続し、前記第１のＰ型
ＭＯＳＦＥＴのゲートに第１のＭＯＳインバータの出力
端を接続し、前記第１のＭＯＳインバータの入力端に、
前記第１のＭＯＳインバータの出力端がゲートに接続さ
れた第２のＰ型ＭＯＳＦＥＴのドレインを接続し、前記
第１のＭＯＳインバータの入力端にゲートを電源電位Ｖ
ＤＤに接続した第２のＮ型ＭＯＳＦＥＴのソースを接続
し、前記第１のＮ型ＭＯＳＦＥＴのゲートに、第２のＭ
ＯＳインバータの出力端を接続し、前記第２のＭＯＳイ
ンバータの入力端に、前記第２のＭＯＳインバータの出
力端がゲートに接続された第３のＮ型ＭＯＳＦＥＴのド
レインを接続し、前記第２のＭＯＳインバータの入力端
に、ゲートを接地電位ＶＳＳに接続した第３のＰ型ＭＯ
ＳＦＥＴのソースを接続し、前記第２のＮ型ＭＯＳＦＥ
Ｔのドレインと前記第３のＰ型ＭＯＳＦＥＴのドレイン
を接続し、前記第３のＰ型ＭＯＳＦＥＴのドレインを入
力端子としたことを特徴とするＣＭＯＳバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014134A JP2697222B2 (ja) | 1990-01-23 | 1990-01-23 | Ｃｍｏｓバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014134A JP2697222B2 (ja) | 1990-01-23 | 1990-01-23 | Ｃｍｏｓバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03217119A true JPH03217119A (ja) | 1991-09-24 |
| JP2697222B2 JP2697222B2 (ja) | 1998-01-14 |
Family
ID=11852667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014134A Expired - Lifetime JP2697222B2 (ja) | 1990-01-23 | 1990-01-23 | Ｃｍｏｓバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697222B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487097B1 (ko) * | 1996-07-29 | 2005-08-25 | 주식회사 하이닉스반도체 | 디지털신호전달장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416018A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Output buffer for mos semiconductor integrated circuit |
-
1990
- 1990-01-23 JP JP2014134A patent/JP2697222B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416018A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Output buffer for mos semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487097B1 (ko) * | 1996-07-29 | 2005-08-25 | 주식회사 하이닉스반도체 | 디지털신호전달장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2697222B2 (ja) | 1998-01-14 |
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