JPH08130459A - 半導体出力回路 - Google Patents
半導体出力回路Info
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- JPH08130459A JPH08130459A JP6290567A JP29056794A JPH08130459A JP H08130459 A JPH08130459 A JP H08130459A JP 6290567 A JP6290567 A JP 6290567A JP 29056794 A JP29056794 A JP 29056794A JP H08130459 A JPH08130459 A JP H08130459A
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Abstract
(57)【要約】
【目的】応答速度を低下させずに電源ラインに発生する
ノイズを低減する。 【構成】論理信号の入力端子ＩＮと、電源および接地端
子ＶＤＤ，ＧＮＤと、寄生容量を持つ出力端子ＯＵＴ
と、電源端子ＶＤＤおよび出力端子ＯＵＴ間ならびに出
力端ＯＵＴおよび接地端子間にそれぞれ接続され、入力
論理信号に応じて電源および接地端子ＶＤＤ，ＧＮＤの
一方の電位を出力端子ＯＵＴに設定するＣＭＯＳトラン
ジスタＰ０，Ｎ０と、キャパシタＣＤＤ，ＣＳＳと、入
力論理信号の更新に先だってキャパシタＣＤＤ，ＣＳＳ
を電源端子ＶＤＤ，ＧＮＤにそれぞれ接続し、入力論理
信号の更新後ＣＭＯＳトランジスタＰ０，Ｎ０による電
位設定を補助するようこの入力論理信号に応じてキャパ
シタＣＤＤ，ＣＳＳの一方を出力端子ＯＵＴに接続する
制御回路Ｐ１，Ｐ２，Ｎ１，Ｎ２，ＤＴ１，ＤＴ２とを
設ける。
ノイズを低減する。 【構成】論理信号の入力端子ＩＮと、電源および接地端
子ＶＤＤ，ＧＮＤと、寄生容量を持つ出力端子ＯＵＴ
と、電源端子ＶＤＤおよび出力端子ＯＵＴ間ならびに出
力端ＯＵＴおよび接地端子間にそれぞれ接続され、入力
論理信号に応じて電源および接地端子ＶＤＤ，ＧＮＤの
一方の電位を出力端子ＯＵＴに設定するＣＭＯＳトラン
ジスタＰ０，Ｎ０と、キャパシタＣＤＤ，ＣＳＳと、入
力論理信号の更新に先だってキャパシタＣＤＤ，ＣＳＳ
を電源端子ＶＤＤ，ＧＮＤにそれぞれ接続し、入力論理
信号の更新後ＣＭＯＳトランジスタＰ０，Ｎ０による電
位設定を補助するようこの入力論理信号に応じてキャパ
シタＣＤＤ，ＣＳＳの一方を出力端子ＯＵＴに接続する
制御回路Ｐ１，Ｐ２，Ｎ１，Ｎ２，ＤＴ１，ＤＴ２とを
設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリのような
集積回路チップから外部に論理信号を出力するための半
導体出力回路に関する。
集積回路チップから外部に論理信号を出力するための半
導体出力回路に関する。
【０００２】
【従来の技術】半導体メモリは１ワード分の論理信号を
同時に外部に出力するために複数の出力回路を有する。
各出力回路は例えばＣＭＯＳトランジスタ（ＰおよびＮ
チャネルトランジスタ）で構成される。これらトランジ
スタのカレントパスは電源端子間において直列に接続さ
れ、この接続点に出力ラインが接続される。論理信号が
出力回路に供給されると、ＰおよびＮチャネルトランジ
スタの一方が選択的に導通し、出力ラインの寄生容量を
充電または放電する。
同時に外部に出力するために複数の出力回路を有する。
各出力回路は例えばＣＭＯＳトランジスタ（ＰおよびＮ
チャネルトランジスタ）で構成される。これらトランジ
スタのカレントパスは電源端子間において直列に接続さ
れ、この接続点に出力ラインが接続される。論理信号が
出力回路に供給されると、ＰおよびＮチャネルトランジ
スタの一方が選択的に導通し、出力ラインの寄生容量を
充電または放電する。
【０００３】上述の出力回路では、ＰおよびＮチャネル
トランジスタの両方が論理信号の更新に伴なって一時的
に導通し、貫通電流がこれらトランジスタを介して流れ
易い。この貫通電流の発生タイミングは全出力回路にお
いて共通である上、これら出力回路のＣＭＯＳトランジ
スタは出力ラインに寄生する大きな寄生容量に対応して
十分高い駆動能力を持つため、消費電力が一時的に極め
て増大する。これは電源ラインにノイズを発生させる原
因となる。
トランジスタの両方が論理信号の更新に伴なって一時的
に導通し、貫通電流がこれらトランジスタを介して流れ
易い。この貫通電流の発生タイミングは全出力回路にお
いて共通である上、これら出力回路のＣＭＯＳトランジ
スタは出力ラインに寄生する大きな寄生容量に対応して
十分高い駆動能力を持つため、消費電力が一時的に極め
て増大する。これは電源ラインにノイズを発生させる原
因となる。
【０００４】
【発明が解決しようとする課題】この貫通電流を低減す
る方法として、従来ＰおよびＮチャネルトランジスタの
スイッチングタイミングを制御する方法が知られる。こ
の制御では、一方のトランジスタの導通状態の変化が完
了した後、他方のトランジスタの導通状態が変化する。
また、貫通電流による影響を弱めるために電源ラインに
キャパシタを接続することも考えられる。しかし、いず
れの方法も出力回路の応答速度を低下させてしまう結果
となる。
る方法として、従来ＰおよびＮチャネルトランジスタの
スイッチングタイミングを制御する方法が知られる。こ
の制御では、一方のトランジスタの導通状態の変化が完
了した後、他方のトランジスタの導通状態が変化する。
また、貫通電流による影響を弱めるために電源ラインに
キャパシタを接続することも考えられる。しかし、いず
れの方法も出力回路の応答速度を低下させてしまう結果
となる。
【０００５】本発明の目的は応答速度を低下させること
なく電源ラインに発生するノイズを低減できる半導体出
力回路を提供することにある。
なく電源ラインに発生するノイズを低減できる半導体出
力回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、論理信
号の入力端子と、第１および第２電源端子と、寄生容量
を持つ出力端子と、第１電源端子および出力端子間なら
びに出力端子および第２電源端子間にそれぞれ接続さ
れ、入力論理信号に応じて第１および第２電源端子の一
方の電位を出力端子に設定するＣＭＯＳトランジスタ
と、第１および第２キャパシタと、入力論理信号の更新
に先だって第１および第２キャパシタを第１および第２
電源端子にそれぞれ接続し、入力論理信号の更新後ＣＭ
ＯＳトランジスタによる電位設定を補助するよう第１お
よび第２キャパシタの一方を出力端子に接続する制御部
とを備える半導体出力回路が提供される。
号の入力端子と、第１および第２電源端子と、寄生容量
を持つ出力端子と、第１電源端子および出力端子間なら
びに出力端子および第２電源端子間にそれぞれ接続さ
れ、入力論理信号に応じて第１および第２電源端子の一
方の電位を出力端子に設定するＣＭＯＳトランジスタ
と、第１および第２キャパシタと、入力論理信号の更新
に先だって第１および第２キャパシタを第１および第２
電源端子にそれぞれ接続し、入力論理信号の更新後ＣＭ
ＯＳトランジスタによる電位設定を補助するよう第１お
よび第２キャパシタの一方を出力端子に接続する制御部
とを備える半導体出力回路が提供される。
【０００７】
【作用】この半導体出力回路では、制御部が入力論理信
号の更新に先だって第１および第２キャパシタを第１お
よび第２電源端子にそれぞれ接続し、入力論理信号の更
新後ＣＭＯＳトランジスタによる電位設定を補助するよ
う第１および第２キャパシタの一方を出力端子に接続す
る。出力端子の電位は第１および第２キャパシタの一方
に充電された電荷によっても変化するため、駆動能力の
低いＣＭＯＳトランジスタを利用できる。従って、貫通
電流が論理信号の更新に伴ってＣＭＯＳトランジスタに
一時的に流れても、この貫通電流の値は従来のように大
きくならない。また、第１および第２キャパシタの充電
期間は出力端子の電位設定期間からずれるため、電力消
費の最大値が低減される。この結果、応答速度を低下さ
せずに電源ラインに発生するノイズを低減できる。
号の更新に先だって第１および第２キャパシタを第１お
よび第２電源端子にそれぞれ接続し、入力論理信号の更
新後ＣＭＯＳトランジスタによる電位設定を補助するよ
う第１および第２キャパシタの一方を出力端子に接続す
る。出力端子の電位は第１および第２キャパシタの一方
に充電された電荷によっても変化するため、駆動能力の
低いＣＭＯＳトランジスタを利用できる。従って、貫通
電流が論理信号の更新に伴ってＣＭＯＳトランジスタに
一時的に流れても、この貫通電流の値は従来のように大
きくならない。また、第１および第２キャパシタの充電
期間は出力端子の電位設定期間からずれるため、電力消
費の最大値が低減される。この結果、応答速度を低下さ
せずに電源ラインに発生するノイズを低減できる。
【０００８】
【実施例】以下、本発明の一実施例に係る半導体出力回
路を図面を参照して説明する。この半導体出力回路は論
理信号を外部に出力するために例えば半導体メモリに組
み込まれる。
路を図面を参照して説明する。この半導体出力回路は論
理信号を外部に出力するために例えば半導体メモリに組
み込まれる。
【０００９】図２は半導体メモリにおいて組み込まれた
複数の半導体出力回路を示す。図２に示す半導体出力回
路Ｘ０−Ｘ１７は例えばアドレス信号に応じて半導体メ
モリから読出される１ワード分の論理信号を同時に出力
するために用いられる。これら出力回路Ｘ０−Ｘ１７
は、各々寄生抵抗を持つ電源ラインを介して電源端子Ｖ
ＤＤおよび接地端子ＧＮＤ間に接続され、このＶＤＤレ
ベルの電源電圧下で動作する。さらに、これら出力回路
Ｘ０−Ｘ１７はアドレス信号に応じて半導体メモリから
読出される１ワード分の論理信号が入力される入力端子
ＩＮおよびアドレス信号の遷移に伴って所定時間だけ立
ち下がるアドレス遷移信号が入力される遷移信号端子Ａ
ＴＤに接続される。さらに出力回路Ｘ０−Ｘ１７は半導
体メモリの出力ラインＯＵＴ０−１７にそれぞれ接続さ
れる。図２に示すように、出力ラインＯＵＴ０−１７は
寄生容量Ｃ０−Ｃ１７を有する。
複数の半導体出力回路を示す。図２に示す半導体出力回
路Ｘ０−Ｘ１７は例えばアドレス信号に応じて半導体メ
モリから読出される１ワード分の論理信号を同時に出力
するために用いられる。これら出力回路Ｘ０−Ｘ１７
は、各々寄生抵抗を持つ電源ラインを介して電源端子Ｖ
ＤＤおよび接地端子ＧＮＤ間に接続され、このＶＤＤレ
ベルの電源電圧下で動作する。さらに、これら出力回路
Ｘ０−Ｘ１７はアドレス信号に応じて半導体メモリから
読出される１ワード分の論理信号が入力される入力端子
ＩＮおよびアドレス信号の遷移に伴って所定時間だけ立
ち下がるアドレス遷移信号が入力される遷移信号端子Ａ
ＴＤに接続される。さらに出力回路Ｘ０−Ｘ１７は半導
体メモリの出力ラインＯＵＴ０−１７にそれぞれ接続さ
れる。図２に示すように、出力ラインＯＵＴ０−１７は
寄生容量Ｃ０−Ｃ１７を有する。
【００１０】図１は各半導体出力回路の構成を示す。こ
の半導体出力回路では、１ビット分の論理信号が入力端
子ＩＮに入力され、インバータＩ２を介してＣＭＯＳト
ランジスタを構成するＰチャネルトランジスタＰ０およ
びＮチャネルトランジスタＮ０のゲートに供給される。
これらトランジスタＰ０およびＮ０のカレントパスはＶ
ＤＤ電位に設定される電源端子ＰＵＰＤＤと接地電位に
設定される電源端子ＶＤＷＮＳＳ間において直列に接続
される。トランジスタＰ０およびＮ０の接続点は上述の
出力端子ＯＵＴ０−１７の１つである出力端子ＯＵＴに
接続される。
の半導体出力回路では、１ビット分の論理信号が入力端
子ＩＮに入力され、インバータＩ２を介してＣＭＯＳト
ランジスタを構成するＰチャネルトランジスタＰ０およ
びＮチャネルトランジスタＮ０のゲートに供給される。
これらトランジスタＰ０およびＮ０のカレントパスはＶ
ＤＤ電位に設定される電源端子ＰＵＰＤＤと接地電位に
設定される電源端子ＶＤＷＮＳＳ間において直列に接続
される。トランジスタＰ０およびＮ０の接続点は上述の
出力端子ＯＵＴ０−１７の１つである出力端子ＯＵＴに
接続される。
【００１１】Ｐ−チャネルトランジスタＰ０は入力端子
ＩＮに入力された論理信号が立ち上がったときに導通
し、入力端子ＩＮに入力された論理信号が立ち下がった
ときに非導通となる。他方、ＮチャネルトランジスタＮ
０は入力端子ＩＮに入力された論理信号が立ち上がった
ときに非導通となり、入力端子ＩＮに入力された論理信
号が立ち下がったときに導通する。すなわち、出力端子
ＯＵＴの電位は入力論理信号に対応してＶＤＤ電位およ
び接地電位の一方に設定される。
ＩＮに入力された論理信号が立ち上がったときに導通
し、入力端子ＩＮに入力された論理信号が立ち下がった
ときに非導通となる。他方、ＮチャネルトランジスタＮ
０は入力端子ＩＮに入力された論理信号が立ち上がった
ときに非導通となり、入力端子ＩＮに入力された論理信
号が立ち下がったときに導通する。すなわち、出力端子
ＯＵＴの電位は入力論理信号に対応してＶＤＤ電位およ
び接地電位の一方に設定される。
【００１２】この半導体出力回路は、Ｐチャネルトラン
ジスタＰ１，Ｐ２と、ＮチャネルトランジスタＮ１，Ｎ
２、およびキャパシタＣＤＤ，ＣＳＳとを有する。（図
１においてＷはトランジスタのチャネル幅を示し、Ｌは
トランジスタのチャネル長を示す。ただし、これらは一
例であり変更可能である。）トランジスタＰ１のカレン
トパスは電源端子ＶＤＤおよびキャパシタＣＤＤ間に接
続され、トランジスタＰ２のカレントパスはキャパシタ
ＣＤＤおよび出力端子ＯＵＴ間に接続される。トランジ
スタＮ１のカレントパスは出力端子ＯＵＴおよびキャパ
シタＣＳＳ間に接続され、トランジスタＮ２のカレント
パスはキャパシタＣＳＳおよび接地端子ＯＵＴ間に接続
される。キャパシタＣＤＤおよびＣＳＳの各々は出力端
子ＯＵＴに接続される出力ラインの寄生容量の３０％以
上のキャパシタンスを持つよう設定される。この半導体
出力回路では、遷移信号端子ＡＴＤに入力されたアドレ
ス遷移信号がＰチャネルトランジスタＰ２のゲートに供
給されると共にインバータＩ１を介してＮチャネルトラ
ンジスタＰ２のゲートに供給される。インバータＩ２の
出力端には、論理信号の遷移を検出する第１および第２
の遷移検出回路ＤＴ１，ＤＴ２が接続される。遷移検出
回路ＤＴ１はインバータＩ２の出力信号の立ち下がりを
検出し、トランジスタＰ２のゲート電位を所定期間立ち
下げるために用いられる。他方、遷移検出回路ＤＴ１は
インバータＩ２の出力信号の立ち上がりを検出し、トラ
ンジスタＮ２のゲート電位を所定期間立ち上げるために
用いられる。
ジスタＰ１，Ｐ２と、ＮチャネルトランジスタＮ１，Ｎ
２、およびキャパシタＣＤＤ，ＣＳＳとを有する。（図
１においてＷはトランジスタのチャネル幅を示し、Ｌは
トランジスタのチャネル長を示す。ただし、これらは一
例であり変更可能である。）トランジスタＰ１のカレン
トパスは電源端子ＶＤＤおよびキャパシタＣＤＤ間に接
続され、トランジスタＰ２のカレントパスはキャパシタ
ＣＤＤおよび出力端子ＯＵＴ間に接続される。トランジ
スタＮ１のカレントパスは出力端子ＯＵＴおよびキャパ
シタＣＳＳ間に接続され、トランジスタＮ２のカレント
パスはキャパシタＣＳＳおよび接地端子ＯＵＴ間に接続
される。キャパシタＣＤＤおよびＣＳＳの各々は出力端
子ＯＵＴに接続される出力ラインの寄生容量の３０％以
上のキャパシタンスを持つよう設定される。この半導体
出力回路では、遷移信号端子ＡＴＤに入力されたアドレ
ス遷移信号がＰチャネルトランジスタＰ２のゲートに供
給されると共にインバータＩ１を介してＮチャネルトラ
ンジスタＰ２のゲートに供給される。インバータＩ２の
出力端には、論理信号の遷移を検出する第１および第２
の遷移検出回路ＤＴ１，ＤＴ２が接続される。遷移検出
回路ＤＴ１はインバータＩ２の出力信号の立ち下がりを
検出し、トランジスタＰ２のゲート電位を所定期間立ち
下げるために用いられる。他方、遷移検出回路ＤＴ１は
インバータＩ２の出力信号の立ち上がりを検出し、トラ
ンジスタＮ２のゲート電位を所定期間立ち上げるために
用いられる。
【００１３】遷移検出回路ＤＴ１はインバータＩＰ１−
ＩＰ３、ＮＯＲゲートＩＰ４、およびインバータＩＰ５
で構成される。インバータＩ２の出力端子は、ＮＯＲゲ
ートＩＰ４の第１入力端子に直接接続されると共に、イ
ンバータＩＰ１−ＩＰ３を直列に介してＮＯＲゲートＩ
Ｐ４の第２入力端子に接続される。ＮＯＲゲートＩＰ４
の出力端子はインバータＩＰ５を介してトランジスタＰ
２のゲートに接続される。遷移検出回路ＤＴ２はインバ
ータＩＮ１−ＩＮ３、ＮＡＮＤゲートＩＮ４、およびイ
ンバータＩＮ５で構成される。インバータＩ２の出力端
子は、ＮＡＮＤゲートＩＮ４の第１入力端子に直接接続
されると共に、インバータＩＮ１−ＩＰ３を直列に介し
てＮＡＮＤゲートＩＮ４の第２入力端子に接続される。
ＮＡＮＤゲートＩＮ４の出力端子はインバータＩＮ５を
介してトランジスタＮ２のゲートに接続される。（尚、
インバータＩＮ１−ＩＮ３はＮＡＮＤゲートの第２入力
端子をインバータＩＰ３の出力端子に接続することによ
り省略されてもよい。また、Ｗ／Ｌ条件に応じてインバ
ータＩＰ１−ＩＰ３の数を１個に減らすこともでき
る。） 次にこの半導体出力回路の動作を説明する。
ＩＰ３、ＮＯＲゲートＩＰ４、およびインバータＩＰ５
で構成される。インバータＩ２の出力端子は、ＮＯＲゲ
ートＩＰ４の第１入力端子に直接接続されると共に、イ
ンバータＩＰ１−ＩＰ３を直列に介してＮＯＲゲートＩ
Ｐ４の第２入力端子に接続される。ＮＯＲゲートＩＰ４
の出力端子はインバータＩＰ５を介してトランジスタＰ
２のゲートに接続される。遷移検出回路ＤＴ２はインバ
ータＩＮ１−ＩＮ３、ＮＡＮＤゲートＩＮ４、およびイ
ンバータＩＮ５で構成される。インバータＩ２の出力端
子は、ＮＡＮＤゲートＩＮ４の第１入力端子に直接接続
されると共に、インバータＩＮ１−ＩＰ３を直列に介し
てＮＡＮＤゲートＩＮ４の第２入力端子に接続される。
ＮＡＮＤゲートＩＮ４の出力端子はインバータＩＮ５を
介してトランジスタＮ２のゲートに接続される。（尚、
インバータＩＮ１−ＩＮ３はＮＡＮＤゲートの第２入力
端子をインバータＩＰ３の出力端子に接続することによ
り省略されてもよい。また、Ｗ／Ｌ条件に応じてインバ
ータＩＰ１−ＩＰ３の数を１個に減らすこともでき
る。） 次にこの半導体出力回路の動作を説明する。
【００１４】アドレス信号が半導体メモリをアクセスす
るために遷移すると、これが半導体メモリに設けられる
アドレス遷移検出回路で検出され、この検出から所定時
間立ち下がるアドレス遷移信号を発生する。トランジス
タＰ２およびＮ２はアドレス遷移信号の立ち下がりに応
答して導通し、キャパシタＣＤＤおよびＣＳＳをそれぞ
れＶＤＤ電位、接地電位に充電する。キャパシタＣＤＤ
およびＣＳＳはトランジスタＰ２およびＮ２がアドレス
遷移信号の立ち上がりに応答して非導通となったとき
に、電源端子ＶＤＤおよび接地端子ＧＮＤから電気的に
分離される。論理信号がアドレス信号の遷移後に読出さ
れると、この論理信号に応じてトランジスタＰ０および
Ｎ０が選択的に導通する。これにより、出力端子ＯＵＴ
の電位がＶＤＤ電位および接地電位の一方に向かって変
化し始める。このとき、出力端子ＯＵＴの電位が例えば
ＶＤＤ電位に向かって変化する場合、遷移検出回路ＤＴ
１が所定期間トランジスタＰ１を導通させ、キャパシタ
ＣＤＤに充電された電荷により出力端子ＯＵＴの電位変
化を助ける。また、出力端子ＯＵＴの電位が例えば接地
電位に向かって変化する場合、遷移検出回路ＤＴ２が所
定期間トランジスタＮ１を導通させ、キャパシタＣＳＳ
に充電された電荷により出力端子ＯＵＴの電位変化を助
ける。
るために遷移すると、これが半導体メモリに設けられる
アドレス遷移検出回路で検出され、この検出から所定時
間立ち下がるアドレス遷移信号を発生する。トランジス
タＰ２およびＮ２はアドレス遷移信号の立ち下がりに応
答して導通し、キャパシタＣＤＤおよびＣＳＳをそれぞ
れＶＤＤ電位、接地電位に充電する。キャパシタＣＤＤ
およびＣＳＳはトランジスタＰ２およびＮ２がアドレス
遷移信号の立ち上がりに応答して非導通となったとき
に、電源端子ＶＤＤおよび接地端子ＧＮＤから電気的に
分離される。論理信号がアドレス信号の遷移後に読出さ
れると、この論理信号に応じてトランジスタＰ０および
Ｎ０が選択的に導通する。これにより、出力端子ＯＵＴ
の電位がＶＤＤ電位および接地電位の一方に向かって変
化し始める。このとき、出力端子ＯＵＴの電位が例えば
ＶＤＤ電位に向かって変化する場合、遷移検出回路ＤＴ
１が所定期間トランジスタＰ１を導通させ、キャパシタ
ＣＤＤに充電された電荷により出力端子ＯＵＴの電位変
化を助ける。また、出力端子ＯＵＴの電位が例えば接地
電位に向かって変化する場合、遷移検出回路ＤＴ２が所
定期間トランジスタＮ１を導通させ、キャパシタＣＳＳ
に充電された電荷により出力端子ＯＵＴの電位変化を助
ける。
【００１５】上述の実施例では、トランジスタＰ２およ
びＮ２が入力論理信号の更新に先だってキャパシタＣＤ
ＤおよびＣＳＳを電気的に電源端子ＶＤＤおよび接地端
子ＧＮＤに接続し、入力論理信号の更新後ＣＭＯＳトラ
ンジスタによる電位設定を補助するようキャパシタＣＤ
ＤおよびＣＳＳの一方を出力端子ＯＵＴに接続する。出
力端子ＯＵＴの電位はキャパシタＣＤＤおよびＣＳＳの
一方に充電された電荷によっても変化するため、駆動能
力の低いＣＭＯＳトランジスタＰ０，Ｎ０を利用でき
る。従って、貫通電流が論理信号の更新に伴ってＣＭＯ
ＳトランジスタＰ０，Ｎ０に一時的に流れても、この貫
通電流の値は従来のように大きくならない。また、キャ
パシタＣＤＤおよびＣＳＳの充電期間は出力端子ＯＵＴ
の電位設定期間からずれるため、電力消費の最大値が低
減される。この結果、応答速度を低下させずに電源ライ
ンに発生するノイズを低減できる。
びＮ２が入力論理信号の更新に先だってキャパシタＣＤ
ＤおよびＣＳＳを電気的に電源端子ＶＤＤおよび接地端
子ＧＮＤに接続し、入力論理信号の更新後ＣＭＯＳトラ
ンジスタによる電位設定を補助するようキャパシタＣＤ
ＤおよびＣＳＳの一方を出力端子ＯＵＴに接続する。出
力端子ＯＵＴの電位はキャパシタＣＤＤおよびＣＳＳの
一方に充電された電荷によっても変化するため、駆動能
力の低いＣＭＯＳトランジスタＰ０，Ｎ０を利用でき
る。従って、貫通電流が論理信号の更新に伴ってＣＭＯ
ＳトランジスタＰ０，Ｎ０に一時的に流れても、この貫
通電流の値は従来のように大きくならない。また、キャ
パシタＣＤＤおよびＣＳＳの充電期間は出力端子ＯＵＴ
の電位設定期間からずれるため、電力消費の最大値が低
減される。この結果、応答速度を低下させずに電源ライ
ンに発生するノイズを低減できる。
【００１６】図３は図２に示す半導体メモリの出力部の
電源ラインに流れる電流を電源ラインに常時接続された
状態にあるキャパシタを備える従来例と比較して示し、
図４はこの出力部のライン電圧をこの従来例と比較して
示す。また、図５は各半導体出力回路に接続される出力
ラインの寄生容量を１００ｐＦとして図２に示す各部の
電圧をこの従来例と比較して示すもので、図５（Ａ）は
従来例であり、図５（Ｂ）−図５（Ｄ）はそれぞれキャ
パシタＣＤＤ，ＣＳＳのキャパシタンスをそれぞれ５０
ｐＦ，３０ｐＦ，１０ｐＦに設定した場合である。
電源ラインに流れる電流を電源ラインに常時接続された
状態にあるキャパシタを備える従来例と比較して示し、
図４はこの出力部のライン電圧をこの従来例と比較して
示す。また、図５は各半導体出力回路に接続される出力
ラインの寄生容量を１００ｐＦとして図２に示す各部の
電圧をこの従来例と比較して示すもので、図５（Ａ）は
従来例であり、図５（Ｂ）−図５（Ｄ）はそれぞれキャ
パシタＣＤＤ，ＣＳＳのキャパシタンスをそれぞれ５０
ｐＦ，３０ｐＦ，１０ｐＦに設定した場合である。
【００１７】
【発明の効果】本発明によれば、出力端端子の電位変化
が入力論理信号の変更に先だって予め充電されるキャパ
シタの電荷により助けられるため、応答速度を低下させ
ずに電源ラインに発生するノイズを低減できる。
が入力論理信号の変更に先だって予め充電されるキャパ
シタの電荷により助けられるため、応答速度を低下させ
ずに電源ラインに発生するノイズを低減できる。
【図１】本発明の一実施例に係る半導体出力回路の構成
を示す図である。
を示す図である。
【図２】図１に示すような半導体出力回路で構成される
半導体メモリの出力部を示す図である。
半導体メモリの出力部を示す図である。
【図３】図２に示す半導体メモリの出力部の電源ライン
に流れる電流を電源ラインに常時接続された状態にある
キャパシタを備える従来例と比較して示すグラフであ
る。
に流れる電流を電源ラインに常時接続された状態にある
キャパシタを備える従来例と比較して示すグラフであ
る。
【図４】図２に示す出力部のライン電圧をこの従来例と
比較して示すグラフである。
比較して示すグラフである。
【図５】各半導体出力回路に接続される出力ラインの寄
生容量を１００ｐＦとして図２に示す各部の電圧をこの
従来例と比較して示すグラフである。
生容量を１００ｐＦとして図２に示す各部の電圧をこの
従来例と比較して示すグラフである。
Ｐ０−Ｐ２…Ｐ−チャネルトランジスタ、Ｎ０−Ｎ２…
Ｎ−チャネルトランジスタ、ＤＴ１，ＤＴ２…遷移検出
回路、ＣＤＤ，ＣＳＳ…キャパシタ。
Ｎ−チャネルトランジスタ、ＤＴ１，ＤＴ２…遷移検出
回路、ＣＤＤ，ＣＳＳ…キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５４ Ａ
Claims (3)
- 【請求項１】 論理信号の入力端子と、第１および第２
電源端子と、寄生容量を持つ出力端子と、前記第１電源
端子および出力端子間ならびに前記出力端および第２電
源端子間にそれぞれ接続され、入力論理信号に応じて前
記第１および第２電源端子の一方の電位を出力端子に設
定するＣＭＯＳトランジスタと、第１および第２キャパ
シタと、入力論理信号の更新に先だって前記第１および
第２キャパシタを第１および第２電源端子にそれぞれ接
続し、入力論理信号の更新後前記ＣＭＯＳトランジスタ
による電位設定を補助するようこの入力論理信号に応じ
て前記第１および第２キャパシタの一方を前記出力端子
に接続する制御手段とを備えることを特徴とする半導体
出力回路。 - 【請求項２】 前記制御手段は前記第１および第２キャ
パシタの一方が入力論理信号の更新後前記出力端子に接
続される期間を制限する制限手段を含むことを特徴とす
る請求項１に記載の半導体出力回路。 - 【請求項３】 前記第１および第２キャパシタのキャパ
シタンスは前記寄生容量の３０％以上の値に設定される
ことを特徴とする請求項１に記載の半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290567A JPH08130459A (ja) | 1994-10-31 | 1994-10-31 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290567A JPH08130459A (ja) | 1994-10-31 | 1994-10-31 | 半導体出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130459A true JPH08130459A (ja) | 1996-05-21 |
Family
ID=17757700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290567A Pending JPH08130459A (ja) | 1994-10-31 | 1994-10-31 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130459A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0822663A2 (en) * | 1996-07-29 | 1998-02-04 | Townsend and Townsend and Crew LLP | Separate set/reset paths for time critical signals |
-
1994
- 1994-10-31 JP JP6290567A patent/JPH08130459A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0822663A2 (en) * | 1996-07-29 | 1998-02-04 | Townsend and Townsend and Crew LLP | Separate set/reset paths for time critical signals |
| EP0822663A3 (en) * | 1996-07-29 | 1999-04-14 | Townsend and Townsend and Crew LLP | Separate set/reset paths for time critical signals |
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