CN1134107C - 用于瞬时信号的分立的设置/复位通路 - Google Patents

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Abstract

一种数据系统包括传送数字信号下降和上升沿通过两个分立的数据通路装置。第一条数据通路的结构是传送数字信号的第一种跳变(例如下降沿)，其延迟要比第二种跳变(上升沿)所经历的短；而第二条数据通路的结构是传送数字信号的第二种跳变，其延迟要比第一数据跳变小得多。两条数据通路的输出加到合成电路上，并合到一起以形成数字信号的最后表示，以使用由该装置传送的第一和第二种状态跳变。

Description

用于瞬时信号的分立的设置/复位通路
技术领域
本发明一般涉及数字设备，更具体地是涉及将周期性数字信号的状态跃变由一个电路节点传到另一个电路节点，且具有最小的延迟。
背景技术
当代数字电子实现了被称为互补型MOS(CMOS)的逻辑电路家族所控制的大规模集成电路(LSI)技术。CMOS逻辑的基本结构是CMOS反相器，其上部PMOS与下部NMOS以推-挽结构类型连接在一起。该结构的优点在于当反相器处于其非开关状态之一时几乎没有电流流过：当输入信号是低逻辑电平(例如，地或负电压)时底部NMOS晶体管关断，而顶部(PMOS)晶体管则将输出拉向供电电压；当输入接收一个逻辑高电平输入时，晶体管即将其状态反向。除了比其它的逻辑电路家族(例如晶体管-晶体管逻辑)具有低功耗的特点外，CMOS可以提供附加的优点，即发热较少，以及需要的半导体空间较小，从而允许集成电路封装的密度更大。
但是，MOS电路的一个严重的局限是MOS结构内的各种固有电容，它们影响了开关的速度和运算的速度。限制MOS晶体管的大小会限制固有电容，但是这限制了由晶体管提供的用以驱动下一级电容的电流。有时必须由MOS形成的信号驱动大电容(例如在多个MOS逻辑门的形式下)，需要较大的CMOS晶体管。在这种情况下可以通过使用一系列级联的CMOS反相器(在这一领域技术中有时称为″buffering up″)传送驱动信号的方法来使最后的延迟减至最小，每个反相器的体积要比其前一个大，直至最后一级，这一级结构足以满足以最小延迟驱动电容的需要。
MOS晶体管的速度与其体积也就是MOS晶体管沟道的宽度与长度有关。在这一技术中，作为一般标准的方法是制造所用生产工艺允许的最小沟道长度的MOS晶体管(PMOS和NMOS晶体管结构)，因为这使晶体管能提供的电流最大而使晶体管的电容最小。因此，这里关于晶体管体积的讨论在没有另外说明的情况下即指问题中晶体管的沟道宽度。
回到CMOS反相器结构中，CMOS反相器的PMOS和NMOS晶体管分别将输出节点的输出拉向一种电压或是另一种电压的速度，也就是反相器的延迟时间，是与驱动晶体管的体积和被驱动晶体管的大小直接相关的。这种关系经常称为″扇出″(fanout)，是被驱动晶体管或晶体管与驱动晶体管的体积(即沟道宽度)之比。
这里考虑的信号是具有正负状态跃变的周期性数字脉冲。MOS电路通常设计成将两种跃变由一个电路节点以极其相同的延迟发送到另一个节点上。这种设计在发送两种变化时会表现出一定程度的长延迟时间。
人们确切地知道要增大CMOS晶体管对中一个或另一个的体积，以便能使施加输入信号的一种跃变能比另一种跃变有更快的开关速度，由此使一种跃变比另一种跃变的传递快。这样，可以形成一系列这种CMOS级，其传递一种信号跃变比传递其它信号跃变的延迟更小，更具体地说，是比设计成以极其相同的延迟传递两种跃变的反相器有更小的延迟。但是，这一方法中的问题是延迟后的跃变到达比所期望的要晚得多。
发明内容
本发明涉及以最小延迟从一个电路节点到另一个电路节点将周期性信号的上跳变和下跳变进行传递。
概括地说，本发明提供了一种用来传送具有从第一数字状态到第二数字状态的第一种状态跳变和从第二数字状态到第一数字状态的第二种状态跳变的数字信号的装置，该装置特征在于包括：第一数据通路，具有耦连的接收数字信号的输入和输出，该第一数据通路被设置成从输入至输出传送第一种状态跳变的延迟比传送第二种状态跳变的延迟小得多；第二数据通路，具有耦连的接收数字信号的输入和输出，该第二数据通路被设置成从输入到输出传送第二种状态跳变的延迟比传送第一种状态跳变的延迟小得多；合成电路，与第一数据通路和第二数据通路输出耦连以将由第一和第二数据通路传送的数字信号逻辑地合成；以及第三数据通路，其具有耦连的接收数字信号的输入，和与所述合成电路输出耦连的输出，该第三数据通路以相同的延迟传送第一种状态跳变和第二种状态跳变。
在本发明的一个实施例中，两条数据通路中的每一条都由一串联的CMOS反相器构成，每个反相器包括一对MOS(一个PMOS和一个CMOS)晶体管。一条数据通路被优化为将数字信号的第一种跳变(如正向的)以比信号的第二种跳变更快的速度传递。这是通过使负责驱动第一种跳变到后续级的CMOS反相器每一级的PMOS或NMOS晶体管的体积比负责驱动第二种跳变的晶体管体积大，从而增加该晶体管可提供的电流来实现的。同时，每个CMOS反相器的另一个晶体管做得更小，以使该较小的晶体管向前级驱动反相器提供一个较小的容性负载。
但是，尽管较大体积的晶体管和其它每个CMOS串联反相器的减小的体积会优化串联的CMOS反相器以最小的预定延迟通过数据信号的第一(如正向)跳变，其代价是第二(如负跳变)的延迟大大增加了。这样，两条数据通路中的另一条就设计成与第一条有相同的模式，只是被优化为以比第一种跳变小得多的延迟传递第二种跳变，其方式与第一数据通路相同。
在本发明的另一个实施例中，两种不同信号的分立数据通路按所述方式被优化以保证一个信号在另一个信号之前到达以确定电路的状态；而第二信号的第二种跳变在第一信号的之前到达。
在本发明的又一实施例中，如上所述，由CMOS反相器串联串形成一对数据通路，并逻辑组合以产生一能够在缓冲条件下将信号从一个电路节点发送到第二节点以驱动高电容负载的电路。
本发明提供了大量的优点。首先，含有第一和第二种状态跳变用于例如设置和复位某逻辑电路的数字信号可以用对每个跳变分别设立的通路以较小的延迟传递。从而得到快得多的CMOS电路。
应当理解尽管本发明是用由串联CMOS反相器形成的两条数据通路来描述的，但并不仅限于此。大多数CMOS逻辑电路都有作为输出级的CMOS反相器。也就是说，本发明的构思可以用于任何具有含正负跳变信号的CMOS电路结构，这些信号通过CMOS逻辑(包括例如反相器，NAND(与非)门，NOR(或非)门等等)从一个点传递到另一个点。地址译码电路是用本发明使补码形式的地址译码延迟增加和减少的一个例子。因此有显而易见的优点，即任何CMOS逻辑可以用两条传递一个或多个周期性信号跳变的优化数据通路的余度来增强以实现较少延迟的操作。
本发明的这些优点及其它的优点和方面将通过下面结合附图对本发明的详细说明而对那些熟练技术人员显而易见。
附图说明
图1是说明本发明的方框图；
图2是说明图1方框图运行的时序图；
图3是说明图1中说明的本发明的实施电路，其形式是一对数据通路，根据本发明的技术，每条通路由串引CMOS反相器构成；
图4是说明根据本发明技术构成的两条用于传递一个脉冲以驱动高电容负载的分立信号通路的逻辑组合；以及
图5是说明图4中电路操作的时序图。
具体实施方式
现在参考附图，对附图1，在图中以方框图的形式描述了根据本发明技术的CMOS电路构成，一般用标号10指示。CMOS电路10运行时将第一个电路节点12提供作为输入信号Vi的周期性脉冲信号传递到第二电路节点14，如图所示，电路节点14可以是多个MOS门形式的电容负载。
CMOS电路10接收输入信号Vi以通过第一和第二数据通路20，22传递到电路节点14，其输出将发送的信号提供给电路节点14作为输出信号Vo和Vo′。根据本发明，以及下面将要更充分地说明的内容，数据通路20，22中每一条都被优化以将输入信号Vi所包含两种状态跳变(也就是正跳变和负跳变)中的一种或另一种以最小的延迟发送到电路节点14，同时对信号缓冲以有效地驱动在电路节点14上CMOS门加载给它的电容性负载。
图2表示在系统10操作中的各种波形。输入信号Vi如波形26所示，它具有第一和第二种状态跳变28，30。数据通路对20，22的输出分别如图2中波形26′和26″所示。第一数据通路20被优化为传递输入信号Vi的正向跳变28，将信号以最小延迟Δt1传导至电路节点14。类似地，优化为传递第二(反向)跳变的第二数据通路22将输入信号Vi的第二种跳变以最小延迟Δt4传递给电路节点14。
但是这有一个代价。下面将说明这一原因，优化串列CMOS反相器以将传递输入信号Vi的一种跳变的延迟减至最小，这将增加另一种跳变传递的延迟。这样如图2所示，正向跳变28的第一数据通路20的优化使得输入信号Vi的第二(反向)跳变以较大的延迟Δt3传递至电路节点14。在相似的情况下，第二数据通路22类似地使第一(正向)跳变28以延迟Δt2传递。
现在参考图3，以示意形式描绘用于实现图1中数据通路20，22的电路。如图3所示数据通路20，22的每一条包括多个串联的CMOS反相器。数据通路包括反向器S1，...，S5，而第二数据通种22包括反相器S1′...，S5′。
对本领熟练的技术人员来说，尽管数据通路20，22的结构与优化的讨论是根据多个CMOS反相级来进行的，显然这些级也可以是一系列逻辑功能元件如NAND(与非)门或NOR(或非)门。例如，对于MOS逻辑功能电路来说常见的是使用CMOS输出级，而由这种逻辑功能电路组成的一个子系统将包括多个串联的CMOS反相器。这样在图3中关于第一和第二数据通路的说明不应当认为是仅限于图3中所示的CMOS反相器串。
回到图3，CMOS反相器S1，...，S5以及S1′...，S5′中每一个均包括PMOS晶体管以将其输出拉到正电源Vcc(例如5V)，而NMOS晶体管则将输出拉到低电源电压Vss(例如地)。每个CMOS反相器晶体管的公共栅端形成该反相器的输入，以接收由前级反相器来的信号，而每个反相器的PMOS和NMOS晶体管公共漏端形成该反相器的输出节点，其与下一级反相器的输入端相连。
这样，例如，输入级CMOS反相器S1包括PMOS晶体管T1和NMOS晶体管T2，如所述连接。晶体管T1和T2的栅端接收输入信号Vi，而输出节点A则取自它们的漏端。
如上所述，数据通路20设计成加到节点12上的优化传递信号Vi的正向跳变。同样如上所述，这是通过优化负责传送上升跳变到下一级CMOS反相器的晶体管的大小来实现的。同时，每个CMOS对的其它同伴晶体管的体积则相对较小，以保持对前级的低电容并在输入跳变期间对大晶体管几乎不产生移相。在图3中，每个CMOS反相器的晶体管的示例体积在靠近该晶体管的括号中示出。在这个例子中，快速通路中的每个NMOS晶体管驱动总门宽(PMOS+NMOS)六倍于该驱动晶体管的下一级。在快速通路中的每个PMOS驱动三倍于驱动晶体管门宽的总门宽。实际的晶体管大小取决于具体的实施，所以图3只是说明性的。例如，CMOS反相器S1有一大小(即沟道宽度)为2微米的PMOS晶体管T1，而其配对的在快速通路中的NMOS晶体管T2大小则为4微米。因为NMOS晶体管T2负责驱动收到的正向跳变(在节点A作为一个反向跳变)到下一反相器S2，这是一个较大的晶体管。还要注意扇出(即被驱动晶体管，PMOS晶体管T3和NMOS晶体管T4与驱动晶体管，NMOS晶体管T2的比率)为6。在后一级中，节点A的快速反相跳变打开相对较大的PMOS晶体管T3以快速拉高节点B。PMOS晶体管T3是20微米宽，并驱动总共60微米宽的晶体管，由此其扇出仅为3。
后继CMOS反相级的晶体管S3，S4和S5构造相似。S3级的NMOS晶体管T6被扩大，其配对PMOS晶体管T5做得较小，而4级的PMOS晶体管T7被扩大，其配对NMOS晶体管T8做得较小。
第二条数据通路22的晶体管结构类似，只是级S1′...，S5′的驱动晶体管被反向了，因为它是针对输入信号的第二或反向跳变30优化的。这样，CMOS反相器S1′，...，S5′的晶体管T11，T14，T15，T18和T19要比它们的配对大。
在串引中反相器的数目取决于诸如电路节点14中负载电容这样的参数(图1)。这样反相器S1，...，S5，S1′，...，S5′的数目可以被增加或减少，以配合具体情况下的延迟与负载。如这一领域中众所周知的，PMOS晶体管大约是同一体积的NMOS晶体管导电性的一半。这样，如果要与NMOS有相同的扇出，其延迟就是NMOS的两倍。为了保持PMOS晶体管有较低的延迟，选择了非常低的PMOS扇出，即扇出为3。
数据通路20，22的结构还必须考虑其代价：通路未针对其优化的其它跳变。该跳变将通过数据通路20，22由每个CMOS反相器的较小的晶体管以较大的延迟传递，而如果延迟太大，就会影响电路节点14负载的工作。还可以看到输入信号Vi还必须具有某些限制，即其必须有较好的形态。
本发明根据以非常快的速度传送非周期性信号的跳变到电路节点的两条分立的数据通路作了说明。但是，也可以用它来保证一个信号在另一不同信号到达之前到达电路节点以执行一项操作，或是为了同步操作而在另一信号之前加速一个信号的结束。这种电路的一个例子可见于用在采用CMOS技术的动态随机存取存储器(DRAM)中的字线选择电路。在DRAM字线选择电路中，有一个字线驱动晶体管，其栅电压升到比供电电压高的电压值。为了字线驱动电路的正常操作，必须使解码后的地址将驱动晶体管的栅端在驱动晶体管的漏端被拉高之前拉高，以完成引导。本发明的技术可用于满足DRAM字线选择电路的时序限制。
现在参考图4，描绘了一个代表电路58，将用于传递周期信号两种跳变的两条数据通路的逻辑组合，将信号缓冲拉高(buffering-up)以驱动大电容负载(未示出)。图4画出了两条数据通路60和64，每条由一个串联的CMOS反相器60a，...，60k(包括NAND门601，以及PMOS晶体管T24)和64a，...，64j(包括NAND门64k，CMOS反相器641，和NMOS晶体管T25)分别形成。一第三数据通路68，包括CMOS反相器68a，...，68f，在下面将说明其操作是保持输出O2为高或低的静止状态。
数据通路60设计成从输入节点I2将输入信号Vi的正向跳变传递到输出节点O2上。这样数据通路60中的CMOS反相器60a到60f，以及CMOS NAND门601就设计成使CMOS对负责驱动该跳变到下一状态的一个晶体管被扩大，而其配对体积则被减小(在所得的可在发送第二种跳变通过数据通路60时容许的更长延迟限制内)。前5级数据通路60可以是例如图3中通路20的5级。
数据通路64(包括CMOS NAND门64k和反相器641)有相似的设计，只是它优化了来自输入节点I2的输入信号Vi的跳变到输出节点O2的传递。前5级数据通路64可以是例如图3中通路22的5级。
如图4所示，数据通路60的CMOS反相器60f输出的节点A2与NAND门601的两个输入之一耦连；另一个输入接收CMOS反相器60k的输出。类似地，CMOS反相器64e的输出形成了一个节点D2，与NAND门64k的一个输入相连，另一个输入接收反相器64j的输出。图4的电路输出由一个CMOS晶体管对形成，PMOS晶体管T24和NMOS晶体管T25分别与供电电源Vcc和Vss相连。
图5是说明电路58操作的时序图。输入信号波形Vi如72所示，产生的输出(在节点O2)如波形74所示。假定输入信号Vi已经为低一段时间，节点A2将为低，驱动NAND601(节点C2)的输出为高，这样PMOS晶体管就关闭了。还有，节点E2为低，NAND门64k的输出为高，节点F2为低，NMOS晶体管T25也关闭了。输出节点O2将被数据通路68保持为低，因为节点G1为高。数据通路68的CMOS反相器68a，...，68f为常规的设计，对上升和下降的跳变有相同的延迟，并设计为具有与其它通路的快速延迟相同的延迟。数据通路68的功能不是象电路58剩余部分那样驱动一个大电容负载。而且，数据通路68的构造是以足够的延迟传递输入信号Vi到输出节点O2上，就象输出开关一样，以保持输出在其假设的两个状态之一。为了实现适当的延迟，相比通路60和64的8个级，这里采用了6个级，而每个级比在通路60或64中的级扇出少。这样反相器68f中的晶体管比T24或T25要小得多。
首先考虑数据通路60并参考图4和图5，在时刻t0输入信号Vi经历了正向跳变。由一个(快速)6反相器(60a，60b，60c，60d，60e和60f)在时刻t6后的延迟，节点A2跟随正向跳变，如波形76所示。注意与6快速反相器在t0之后的延迟时间相对应的设计时间t6。作为节点A2延迟后反相的节点B2直到5个反相器(60g，60h，60i，60j，和60k)延迟到时刻t11之后才切换到一个低电平，如波形78所示。这样，到NAND门601的输入在时间t6到t11之间为高，而其输出节点C2在时刻t7到时刻t12是变低的，如波形80所示。当节点C2变低时，PMOS晶体管T24在时刻t8打开将输出节点电压O2拉向供电电源Vcc，如波形74所示。
当节点C2在时刻t12回到高时，PMOS晶体管T24关闭准备下一个输入的负跳变。数据通路68在时刻t12之后维持节点O2的高电平。因为路径68不驱动大电容负载，所以设计了正常体积和较低扇出的反相器68a，68b，68c，68d以及68e，以在与节点C2信号的下降沿同时(即时刻t7)在节点C2产生一下降沿。这样，反相器68f在输出节点O2在几乎不用较小的反相器68f而被大PMOS晶体管T24驱动为高后即将其维持为高电平。
回到通路64，反相器64a，64b，64c，64d和64e在传送Vi的上升沿时较慢。如图5中波形82所示，在节点D2的信号直至时间t7之后的时刻t14才有下降跳变。节点D2的下降跳变位于节点E2的上升跳变之前。结果，节点F2保持低，使NMOS晶体管T25保持关闭。NMOST25关闭后，即使节点D2还没有响应输入的上升跳变，它也不能干扰PMOS晶体管P24输出的早期提拉。
较高速的数据通路64当输入信号Vi在时刻t100有反向跳变时实现。该下降沿在时刻t105通过第二数据通路64的CMOS反相器64a-64e传送到节点D2(波形82)，并加到NAND门64k的一个输入端。节点E2在节点D2于时刻t110上升后直到5反相器(64f到64j)延迟后才下降(波形84)。这样，在时刻t105和时刻t110之间的时间窗口中，到NAND门64k的输入为高，使其输出在时刻t106和t111之间为低。节点F2在时刻t107和t112之间将为高。这样就打开NMOS晶体管T25，在时刻t108将输出节点O2提拉至Vss。在此时刻PMOS晶体管T24就关闭了(节点C2为高)。
NMOS晶体管T25在节点F2降为低后在时刻t112被关闭并停止驱动节点O2为低，准备输入的下一个正向跳变。从这一时刻开始，输出节点O2被数据通路68保持在低状态，直至输入信号Vi的下一个(正向)跳变为止，由此再次开始循环。也就是，节点A2的慢通路不影响D2的快速通路。
综上所述，本发明提供了增加信号在CMOS逻辑电路中信号传递速度的方法与电路。上面是对本发明优选实施例的完整说明，但也可以有各种替换，修改和等同物。因此，本发明的范围不应当参考上面的说明来确定，而是应当参考所附的权利要求及它们等同物的整个范围来确定。

Claims (14)

1.一种用来传送具有从第一数字状态到第二数字状态的第一种状态跳变和从第二数字状态到第一数字状态的第二种状态跳变的数字信号的装置，该装置特征在于包括：
第一数据通路，具有耦连的接收数字信号的输入和输出，该第一数据通路被设置成从输入至输出传送第一种状态跳变的延迟比传送第二种状态跳变的延迟小得多；
第二数据通路，具有耦连的接收数字信号的输入和输出，该第二数据通路被设置成从输入到输出传送第二种状态跳变的延迟比传送第一种状态跳变的延迟小得多；
合成电路，与第一数据通路和第二数据通路输出耦连以将由第一和第二数据通路传送的数字信号逻辑地合成；以及
第三数据通路，其具有耦连的接收数字信号的输入，和与所述合成电路输出耦连的输出，该第三数据通路以相同的延迟传送第一种状态跳变和第二种状态跳变。
2.权利要求1的装置，其特征在于，第一和第二数据通路分别由多个串联的CMOS反相级构成。
3.权利要求2的装置，其特征在于，在第一数据通路中，被构造成使得通过第一种状态跳变的延迟比通过第二种状态跳变的延迟小的CMOS反相级，和被构造成使得通过第二种状态跳变的延迟比通过第一种状态跳变的延迟小的CMOS反相级交替排列。
4.权利要求3的装置，其特征在于，在第二数据通路中，被构造成使得通过第二种状态跳变的延迟比通过第一种状态跳变的延迟小的CMOS反相级，和被构造成使得通过第一种状态跳变的延迟比通过第二种状态跳变的延迟小的CMOS反相级交替排列。
5.权利要求2的装置，其特征在于，第一数据通路中的各个串联的CMOS反相级包括耦连的PMOS晶体管和NMOS晶体管以形成串联电流通路，并且交替排列的CMOS反相级中的一种CMOS反相级的NMOS晶体管传送第一种跳变要比PMOS晶体管传送第二种跳变的延迟小。
6.权利要求5的装置，其特征在于，第一数据通路中交替排列的CMOS反相级中的另一种CMOS反相级的PMOS晶体管传送第一种跳变要比NMOS晶体管传送第二种跳变的延迟小。
7.权利要求5的装置，其特征在于，第一数据通路中交替排列的CMOS反相级中的一种CMOS反相级的NMOS晶体管的扇出比PMOS晶体管的扇出大。
8.权利要求7的装置，其特征在于，第一数据通路中交替排列的CMOS反相级中的另一种CMOS反相级的PMOS晶体管的扇出比NMOS晶体管的扇出大。
9.权利要求2的装置，其特征在于，第一和第二数据通路中的各个串联的CMOS反相级包括相互耦连的PMOS晶体管和NMOS晶体管以接收由第一和第二数据通路传送的数字信号，并在第一电压和第二低电压之间形成串联电流通路，第一数据通路中的交替排列的CMOS反相级中的一种CMOS反相级的NMOS晶体管传送第一种跳变要比与其耦连的PMOS晶体管传送第二种跳变的延迟小，而第二数据通路中的交替排列的CMOS反相级中的一种CMOS反相级的PMOS晶体管传送第二种跳变要比与其耦连的NMOS晶体管传送第一种跳变的延迟小。
10.权利要求9的装置，其特征在于，第一数据通路中交替排列的CMOS反相级中的一种CMOS反相级的NMOS晶体管，以及第二数据通路中的交替排列的CMOS反相级中的一种CMOS反相级的PMOS晶体管的扇出分别比与其耦连的PMOS和NMOS晶体管的扇出小。
11.权利要求1的装置，其特征在于，合成电路包括：
第一脉冲发生器，耦连到第一数据通路的输出；
第二脉冲发生器，耦连到第二数据通路的输出。
12.权利要求11所述的装置，其中合成电路还包括：
与所述第一脉冲发生器的输出耦连的提拉晶体管，所述提拉晶体管在导通时将合成电路的输出端耦连至正电源电压；和
与所述第二脉冲发生器的输出耦连的下拉晶体管，所述下拉晶体管在导通时将合成电路的输出端耦连至负电源电压或接地。
13.权利要求12的装置，其特征在于，所述提拉晶体管是其栅端与所述第一脉冲发生器的所述输出耦连，其源端与所述正电源耦连，其漏端与该装置的输出端耦连的PMOS晶体管，以及
其中所述下拉晶体管是其栅端与所述第二脉冲发生器的所述输出耦连，其源端与所述负电源或地耦连，其漏端与该装置的输出端耦连的NMOS晶体管。
14.权利要求11的装置，其特征在于，所述第一和第二脉冲发生器分别包括：
奇数个串联反相器，具有与各自的数据通路的输出耦连的输入，以及输出；和
NAND门，NAND门的第一输入与各自数据通路的所述输出和上述串联反相器的所述输出耦连。
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