JPS63211817A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、内部パスライン（信号母線）を有する論理ＬＳＩ（
大規模集積回路装置）などに利用して有効な技術に関す
るものである。

〔従来の技術〕

比較的多数の論理ゲート回路を搭載するＣＭＯＳゲート
アレイ集積回路がある。また、このようなＣＭＯＳゲー
トアレイ集積回路によって構成され、例えば複数のレジ
スタ類や演算回路などの間で授受される演算データやア
ドレス信号を内部パスラインによって伝達する論理ＬＳ
Ｉがある。

ＣＭＯＳゲートアレイ集積回路については、例えば、１
９８６年９月発行、「日経マイクロデバイスＪの６５頁
〜８０頁に記載されている。

〔発明が解決しようとする問題点〕

上記のような従来の論理ＬＳＩには、例えば第３図に示
される信号経路を単位回路とする内部パスラインが用い
られる。すなわち、論理ＬＳＩ内の各信号送出源には、
それぞれ第２図に示されるようなｐ個のトライステート
出力バッファＢＤ７〜ＢＤ９が設けられ、その出力端子
は１本のデータバスＤＢ２に共通に結合される。これら
のトライステート出力バッファは、それぞれ対応する出
力制御信号φｅ１〜φｅｐに従って選択的に動作状態と
され、対応する出力データ信号Ｄｏｌ〜Ｄｏｐをデータ
バスＤＢ２に伝達する。データバスＤＢ２を介して伝達
されるデータは、バス入力回路ＢＲ２によって受信され
、受信データＤＲ２として次段の論理回路に送られる。

ところが、このような内部パスライン方式には次のよう
な問題点があることが、本願発明者等によって明らかと
なった。すなわち、データバスＤ８２などの内部パスラ
インには、パスライン自体の配線容量やバス入力回路及
びトライステート出力バッファの回路素子に寄生する拡
散容量など比較的大きな負荷容量が結合される。このた
め、内部パスラインにおいて信号遅延が生じ、結果的に
論理ＬＳＩとしての演算能力などが低下する。特に、Ｃ
ＭＯＳゲートアレイ集積回路等のようにトライステート
出力バッファなど基本回路の規格が画一化されしかも素
子配置や配線などのレイアウトが自動設計によって行わ
れる場合には、各パスラインに対する負荷容量を正確に
予測することができず、また負荷容量が大きくなること
を予想できたとしても負荷容量に応じてトライステート
出力バッファの駆動能力を最適化することが困難となる
。

この発明の目的は、内部パスラインの信号遅延を縮小し
動作の高速化を図った半導体集積回路装置を提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
複数のトライステート出力バッファを適当な数でバッフ
ァ群として分割し、内部パスラインを、対応するバッフ
ァ群のトライステート出力バッファの出力端子が結合さ
れる複数のサブバスラインとこれらのサブバスラインが
選択的に結合されるメインバスラインとからなる階層構
造とするものである。

〔作　　用〕

上記した手段によれば、メインバスラインにサブバスラ
インが選択的に結合されることによってメインバスライ
ンの負荷容量が削減され、またサブバスラインに結合さ
れるトライステート出力バッファの数を制限することに
よって各サブバスラインの負荷容量が制限されるため、
トライステート出力バッファに対する負荷を軽減し内部
パスラインの信号遅延を縮小することができ、論理ＬＳ
Ｉの動作速度を高速化できる。

〔実施例〕

第１図には、この発明が適用された論理ＬＳＩの内部パ
スラインの一実施例の回路図が示されている。この実施
例の論理ＬＳＩには、同図に示される内部パスラインを
単位回路とする複数ビットのデータバスが設けられる。

特に制限されないが、この実施例の論理ＬＳＩはＣＭＯ
Ｓゲートアレイ集積回路によってオプショナルに構成さ
れる。また、この論理ＬＳＩを構成する各回路素子は、
公知のＣＭＯ８築積回路の製造技術によって、特に制限
されないが、１個の単結晶シリコンのような半導体基板
上に形成される。以下の図において、そのチャンネル（
バンクゲート）部に矢印が付加されるＭＯＳ　Ｆ　ＥＴ
はＰチャンネル型であり、矢印が付加されないＮチャン
ネルＭＯ３ＦＥＴと区別される。

第１図において、この実施例の論理ＬＳＩにはレジスタ
などを含むｍ　ｘ　ｎ個のデータ送出源が存在し、各ピ
ントのそれぞれのデータ送出源に対応してトライステー
ト出力バッファＢＤＩ〜ＢＤ６が設けられる。これらの
トライステート出力バッファは、特に制限されないが、
それぞれｎ個ずつｍ個のパフフッ群に分割される。

トライステート出力バソフ１ＢＤ１〜ＢＤ６には、図示
されないレジスタなどの対応するビットから出力データ
信号Ｄｏｌｌ〜ＤｏｌｎないしＤｏ　ｍ　ｌ〜Ｄ　ｏ　
ｍ　ｎがそれぞれ供給される。また、図示されないレジ
スタ選択回路から対応する出力制御信号φｅｌｌ〜φｅ
ｌｎないしφｅ　ｍ　１〜φｅ　ｍ　ｎがそれぞれ供給
される。このうち、出力データ信号Ｄｏｌｌ　〜Ｄｏｌ
ｎないしＤＯｍ１〜Ｄｏ　ｍ　ｎは、伝達されるデータ
が論理“０”又は論理″１″であるときそれぞれ論理ロ
ウレベル又は論理ハイレベルとされる。また、出力制御
信号φｅ１１〜φｅｌｎないしφｅｍ１〜φｅ　ｍ　ｎ
は、通常非選択状態において論理ロウレベルとされ、選
択状態において論理ハイレベルとされる。

第２図には、上記トライステート出力バッファＢＤＩ−
ＢＤ６の一実施例の回路図が示されている。第１図の内
部パスラインの説明を進めるに先立って、同図によりト
ライステート出力バッファの具体的な回路構成と動作の
概要を説明する。

第２図において、出力データ信号ＤＯはノアゲート回路
Ｎ０Ｇ５の一方の入力端子に供給されるとともに、イン
バータ回路Ｎ５によって反転されさらにノアゲート回路
Ｎ０Ｇ４の一方の入力端子に供給される。これらのノア
ゲート回路Ｎ０Ｇ４及びＮ０Ｇ５の他方の入力端子には
、出力制御信号φｅのインバータ回路Ｎ４による反転信
号が供給される。ノアゲート回路Ｎ０Ｇ４の出力信号は
、Ｎチャンネル型の出力ＭＯ３ＦＥＴＱ４のゲートに供
給される。また、ノアゲート回路Ｎ０Ｇ５の出力信号は
、同様にＮチャンネル型の出力ＭＯ３ＦＥＴＱ５のゲー
トに供給される。ＭＯＳ　Ｆ　ＥＴＱ４のドレインは回
路の電源電圧Ｖｃｃに結合され、そのソースはＭＯ３Ｆ
ＥＴＱ５のドレインに結合される。ＭＯ３ＦＥＴＱ５の
ソースは回路の接地電位に結合される。ＭＯ３ＦＥＴＱ
４のソースすなわちＭＯ５ＦＥＴＱ５のドレイン電圧は
、このトライステート出力バッファＢＤの出力信号ＤＢ
Ｏとされる。

トライステート出力バッファＢＤが非選択状態とされる
とき、出力制御信号φｅは論理ロウレベルとなり、イン
バータ回路Ｎ４の出力信号は論理ハイレベルとなる。し
たがって、ノアゲート回路Ｎ０Ｇ４及びＮ０Ｇ５の出力
信号は論理ロウレベルとなり、ＭＯ３ＦＥＴＱ４及びＱ
５はともにオフ状態となる。これにより、トライステー
ト出力バッファＢＤの出力はハイインピーダンス状態と
なる。

トライステート出力バッファＢＤが選択状態とされると
き、出力制御信号φｅは論理ハイレベルとなり、インバ
ータ回路Ｎ４の出力信号は論理ロウレベルとなる。この
とき、出力データ信号ＤＯが論理“０”すなわち論理ロ
ウレベルであると、ノアゲート回路Ｎ０Ｇ５の出力信号
が論理ハイレベルとなる。これにより、出力ＭＯ３ＦＥ
ＴＱ５がオン状態となり、トライステート出力バッファ
ＢＤの出力信号ＤＢｏは、出力ＭＯ３ＦＥＴＱ５を介し
て供給される回路の接地電位によって論理ロウレベルと
なる。一方、出力データ信号Ｄｏが論理“１”すなわち
論理ハイレベルであると、インバータ回路Ｎ５の出力信
号が論理ロウレベルとなり、ノアゲート回路Ｎ０Ｇ４の
出力信号が論理ハイレベルとなる。これにより、出力Ｍ
Ｏ３ＦＥＴＱ４がオン状態となり、トライステート出力
バッファＢＤの出力信号ＤＢｏは、出力ＭＯ３ＦＥＴＱ
４を介して供給される回路の電源電圧Ｖｃｃによって論
理ハイレベルとなる。

つまり、この実施例の論理ＬＳＩのトライステート出力
バッファは、非選択状態とされるときすなわち対応する
出力制御信号φｅが論理ロウレベルとされるとき、その
出力はハイインピーダンス状態とされる。また、選択状
態とされるときすなわち対応する出力制御信号φｅが論
理ハイレベルとされるとき、その出力は対応する出力デ
ータ信号ＤＯ−ＩＪ＜論理″Ｏ″又は論理“１″のいず
れであるかによって論理ロウレベル又は論理ハイレベル
とされる。

第１図に示されるように、第１のバッファ群に含まれる
ｎ個のトライステート出力バッファＢＤ１〜ＢＤ２の出
力端子は、対応して設けられるサブハスラインＳＤＢ　
１に結合される。また、第２のバッファ群に含まれるｎ
個のトライステート出力バッファＢＤ３〜ＢＤ４の出力
端子は、対応して設けられるサブバスライン５ＤＢ２に
結合すれる。同様に、第ｍのバッファ群に含まれるｎ個
のトライステート出力バッファＢＤ５〜ＢＤ６の出力端
子は、対応して設けられるサブバスラインＳＤＢｍに結
合される。

サブバスラインＳＤＢ　１は、特に制限されないが、対
応して設けられるＮチャンネルＭＯ３ＦＥＴＱＩ及びＰ
チャンネルＭＯ３ＦＥＴＱ６を介して、メインバスライ
ンＤＢＩに選択的に結合される。また、サブバスライン
５ＤＢ２は、対応して設けられるＮチャンネルＭＯ３Ｆ
ＥＴＱ２及びＰチャンネルＭＯ３ＦＥＴＱ７を介して、
メインバスラインＤＢＩに選択的に結合される。同様に
、サブバスラインＳＤＢｍは、対応して設けられるＮチ
ャンネルＭＯ３ＦＥＴＱ３及びＰチャンネルＭＯ３ＦＥ
ＴＱ８を介して、メインバスラインＤＢ１に選択的に結
合される。各対のＮチャンネルＭＯ３ＦＥＴ及びＰチャ
ンネルＭＯ３ＦＥＴは、それぞれ並列形態とされること
によってスイッチ手段としての相補伝送ゲートを構成す
る。

このうち、第１のバッファ群に対応して設けられるＰチ
ャンネルＭＯ３ＦＥＴＱ６のゲートにはノアゲート回路
Ｎ０ＧＩの出力信号が供給され、ＮチャンネルＭＯ３Ｆ
ＥＴＱＩのゲートには、そのインバータ回路Ｎ１による
反転信号が供給される。ノアゲート回路Ｎ０ＣＩのｎ個
の入力端子には、第１のバッファ群に含まれるｎ個のト
ライステート出力バッファＢＤＩ〜ＢＤ２に供給される
出力制御信号φｅｌｆ〜φｅｌｎがそれぞれ入力される
。ノアゲート回路Ｎ０Ｇ１の出力信号は、第１のバッフ
ァ群に含まれるトライステート出力バッフ７ＢＤ１〜Ｂ
Ｄ２がすべて非選択状態とされるときすなわち出力制御
信号φｅ１１〜φｅ１ｎがｔべて論理ロウレベルとされ
るとき、論理ハイレベルとなる。また、ノアゲート回路
Ｎ０ＣＩの出力信号が論理ハイレベルとなることで、イ
ンバータ回路Ｎ１の出力信号が論理ロウレベルとなる。

これにより、相補伝送ゲートを構成するＮチャンネルＭ
Ｏ３ＦＥＴＱＩ及びＰチャンネルＭＯ３ＦＥＴＱ６はと
もにオフ状態となる。一方、第１のバッファ群に含まれ
るトライステート出力バッファＢＤＩ〜ＢＤ２のいずれ
かが選択状態とされるときすなわち出力制御信号φ８１
１〜φｅ１ｎのいずれかが論理ハイレベルとされるとき
、ノアゲート回路Ｎ０Ｇ１の出力信号は論理ロウレベル
となる。また、ノアゲート回路Ｎ０Ｇ１の出力信号が論
理ロウレベルとなることで、インバータ回路Ｎ１の出力
信号は論理ハイレベルとなる。これにより、相補伝送ゲ
ートを構成するＮチャンネルＭＯ３ＦＥＴＱＩ及びＰチ
中ンネルＭＯ３ＦＥＴＱ６はともにオン状態となり、サ
ブバスライン５ＤＢＩがメインバスラインＤＢＩに接続
される。

このとき、選択状態とされるトライステート出力バッフ
ァに送られる出力データ信号Ｄｏｌｌ−Ｄｏ１ｎのいず
れかが、対応するトライステート出力バッファＢＤＩ〜
ＢＤ２．サブバスライン５ＤＢ１及びメインバスライン
ＤＢＩを介して、バス入力回路ＢＲＩに送られる。

同様に、第２ないし第ｍのバッファ群に対応して設けら
れる相補伝送ゲートのＰチャンネルＭＯ３ＦＥＴＱ７〜
Ｑ８及びＮチャンネルＭＯ３ＦＥＴＱ２〜Ｑ３のゲート
には、対応して設けられるノアゲート回路Ｎ００２〜Ｎ
０Ｇ３の出力信号及びそれぞれのインバータ回路Ｎ２〜
Ｎ３による反転信号が供給される。また、これらのノア
ゲート回路Ｎ００２〜Ｎ０Ｇ３のｎ個の入力端子には、
それぞれ対応するバッファ群に含まれるｎ個のトライス
テート出力バッファＢＤ３〜ＢＤ４ないしＢＤ５〜ＢＤ
６に供給される出力制御信号φｅ２１〜φｅ２ｎないし
φｅ　ｍ　ｌ〜φｅ　ｍ　ｎがそれぞれ入力される。こ
れにより、各相補伝送ゲートを構成するＮチャンネルＭ
Ｏ５ＦＥＴ及びＰチャンネルＭＯ３ＦＥＴは、対応する
バッファ群に含まれるトライステート出力バッファのい
ずれかが選択状態とされるときともにオン状態となり、
対応するサブバスライン５ＤＢ２〜ＳＤＢｍとメインバ
スラインＤＢＩを選択的に接続する。このとき、選択状
態とされるトライステート出力バッファＢＤ３〜ＢＤ６
に送られる出力データ信号ＤＯ２１〜Ｄｏ２ｎないしＤ
ｏｍｌ−ｗｍｎのいずれかが、対応するトライステート
出力バッファＢＤ３〜ＢＤ６．サブバスライン５ＤＢ２
〜ＳＤＢｍ及びメインバスラインＤＢＩを介して、バス
入力回路ＢＲ１に伝達される。

以上のように、この実施例の論理ＬＳＩの内部パスライ
ンは、２段階層構造とされる。トライステート出力バッ
ファＢＤＩ〜ＢＤ６はｍ個のバッファ群に分割され、そ
れぞれ対応するサブバスラインＳＤＢ　１〜ＳＤＢｍに
結合される。また、これらのサブバスラインＳＤＢ　１
〜ＳＤＢｍは、通常フローティング状態とされ、対応す
るバッファ群に含まれるトライステート出力バッファの
いずれが選択状態とされるとき対応する相補伝送ゲート
を介して選択的にメインバスラインＤＢＩに接続される
。このため、サブバスラインＳＤＢ　１〜ＳＤＢｍには
、それ自体の配線容量の他、対応するｎ個のトライステ
ート出力バッファの素子に関する拡散容量のみが結合さ
れる。同様に、メインバスラインＤＢＩは、通常フロー
ティング状態とされ、トライステート出力バッファＢＤ
Ｉ〜ＢＤ６のいずれかが選択状態とされるとき、対応す
るサブバスラインＳＤＢ１＝ＳＤＢｍのいずれかに選択
的に接続される。このため、メインバスラインＤＢＩに
は、それ自体の配線容量の他、通常ｍ個の伝送ゲー）Ｍ
ＯＳＦＥＴを構成するＮチャンネルＭＯ３ＦＥＴ及びＰ
チャンネルＭＯ３ＦＥＴに関する拡散容量のみが結合さ
れ、いずれかのトライステート出力バッファが選択状態
とされるとき、さらに対応する１本のサブバスラインの
配線容量及びそれに結合されるｎ個のトライステート出
力バッファの拡散容量が結合される。したがって、選択
状態とされ動作状態とされるトライステート出力バッフ
ァに対する負荷容量は非常に軽減され、サブバスライン
及びメインバスラインの信号遅延は少なくなる。これに
より、論理ＬＳＩとしての動作速度は高速化されるもの
である。

以上の本実施例に示されるように、この発明をＣＭＯＳ
ゲートアレイによって構成される論理ＬＳＩ等の半導体
集積回路装置に通用した場合、次のような効果が得られ
る。すなわち、 （１）複数のトライステート出力バッファを適当な数で
バッファ群として群分割し、内部パスラインを対応する
バッファ群のトライステート出力バッファの出力端子が
結合される複数のサブバスラインとこれらのサブバスラ
インが選択的に結合されるメインバスラインとからなる
階層構造とすることで、メインバスライン及びサブバス
ラインに結合される配線容量及び拡散容量を削減できる
という効果が得られる。

（２）上記（１１項により、選択的に動作状態とされる
トライステート出力バッファに対する負荷容量を削減で
きるという効果が得られる。

（３）上記（１１項及び（２）項により、サブバスライ
ンに結合されるトライステート出力バッファの数を制限
することで、トライステート出力バッファの仕様が画一
化されその駆動能力が比較的小さくされるにもかかわら
ず、サブバスライン及びメインバスラインにおける信号
遅延を少なくできるという効果が得られる。

（４）上記（１１項〜（３）項により、論理ＬＳＩとし
ての動作速度を高速化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例ではサブバスラインＳＤＢ　１〜ＳＤＢｍとメインバ
スラインＤＢＩとの間にＮチャンネルＭＯ３ＦＥＴ及び
ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ”からなる相補伝送
ゲートを設けているが、これらの伝送ゲートは、Ｎチャ
ンネルＭＯ３ＦＥＴ又はＰチャンネル間Ｏ８ＦＥＴのみ
によって構成されるものであってもよい。また、これら
の伝送ゲートＭＯ３ＦＥＴのゲートに与えられる動作制
御信号は、例えば予めプリデコーダなどによって形成さ
れるブロック選択信号などであってもよい。各バッファ
群には、それぞれ同数のトライステート出力バッファが
割り当てられる必要はないし、内部パスラインは３段以
上の階層構造とされるものであってもよい。第２図に示
したトライステート出力バッファの回路構成は、例えば
ＭＯ３ＦＥＴＱ４をＰチャンネルＭＯ３ＦＥＴとしても
よいし、各論理回路の組み合わせ等、種々の実施形態を
採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳゲートｒレ
イによって構成される論理ＬＳＩに通用した場合につい
て説明したが、それに限定されるものではなく、例えば
、パスライン形態とされる共通入出力線に結合される複
数のメインアンプを持つようなダイナミック型ＲＡＭな
どにも適用できる。本発明は、少なくとも内部パスライ
ンを有する半導体築積回路装置に広く適用できるもので
ある。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、複数のトライステート出力バッファをバ
ッファ群として群分割し、内部パスラインを、対応する
バッファ群のトライステート出力バッファの出力端子が
結合される複数のサブバスラインとこれらのサブバスラ
インが選択的に結合されるメインバスラインとからなる
階層構造とすることで、メインバスライン及びサブバス
ラインに結合される配線容量及び拡散容量を削減しトラ
イステート出カバ、ノアに対する負荷容量を削減できる
ため、内部パスラインによる信号遅延を少なくし、論理
ＬＳＩ等半導体集積回路装置の動作速度を高速化できる
ものである。

【図面の簡単な説明】

第１図は、この発明が適用された論理ＬＳＩの内部パス
ラインの単位回路の一実施例を示す回路図、 第２図は、第１図のトライステート出力バッファの一実
施例を示す回路図、 第３図は、従来の論理ＬＳＩの内部パスラインの単位回
路の一例を示す回路図である。 ＤＢＩ、ＤＢ２・・・メインバスライン、５ＤＢ１〜Ｓ
ＤＢｍ・・・サブバスライン、ＢＤ１〜ＢＤ９・・・ト
ライステート出力バッファ、ＢＲｌ、ＢＨ３・・・バス
入力回路、ＮｏＧ１〜Ｎ。 Ｇ５・・・ノアゲート回路、Ｎ１〜Ｎ５・・・インバー
タ回路、Ｑ１〜Ｑ５・・・ＮチャンネルＭＯ３ＦＥＴ、
Ｇ６〜ＱＢ　・−−Ｐチ＋７ネルＭ。 ＦＥＴＱ 第１　・ｇ

Claims (1)

1. 【特許請求の範囲】 １、対応する出力制御信号に従って選択的に動作状態と
   される複数のトライステート出力バッファと、上記複数
   のトライステート出力バッファが群分割されてなる複数
   のバッファ群に対応して設けられ対応するバッファ群の
   トライステート出力バッファの出力端子が共通に結合さ
   れる複数のサブバスラインと、上記複数のサブバスライ
   ンが選択的に結合されるメインバスラインを具備するこ
   とを特徴とする半導体集積回路装置。 ２、上記複数のサブバスラインと上記メインバスライン
   との間には、それぞれ対応するバッファ群のトライステ
   ート出力バッファに供給される出力制御信号に従って選
   択的にオン状態とされるスイッチ手段が設けられること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。 ３、上記スイッチ手段は、並列形態とされそれぞれのゲ
   ートに対応するバッファ群のトライステート出力バッフ
   ァに供給される出力制御信号の論理和信号及びその反転
   信号を受けるＮチャンネルＭＯＳＦＥＴ及びＰチャンネ
   ルＭＯＳＦＥＴによって構成されることを特徴とする特
   許請求の範囲第１項又は第２項記載の半導体集積回路装
   置。