JP3489566B2 - 出力回路及びデータ転送装置 - Google Patents
出力回路及びデータ転送装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に用
いられる出力回路及びデータ転送装置に関する。
いられる出力回路及びデータ転送装置に関する。
【０００２】
【従来の技術】従来の出力回路では、３ステート型出力
回路（トライステート型出力回路）とオープンドレイン
型出力回路を区別して使用していた。現在我々が開発し
ている並列処理システムにおいて、データ転送回路より
複数個のデータ受信回路のうち一つのデータ受信回路に
データを転送する１対１転送と、データ転送回路より複
数個のデータ受信回路全てにデータを転送するブロード
キャスト転送が必要である。データ転送の際、データ受
信回路は内部の状態を示すフラグ信号（以下フラグ信
号）によりデータ転送回路にデータ受信の可否を示す。
このフラグ信号の出力回路を３ステート型出力回路で構
成した場合、各データ受信回路よりフラグ信号がそれぞ
れデータ転送回路に接続され、ブロードキャスト転送の
際データ転送回路は全てのフラグ信号の論理積をとりデ
ータ転送の可否を判断する。一方、オープンドレイン型
出力回路で構成した場合、各データ受信回路からのフラ
グ信号をワイヤード接続して使用するが、信号をハイレ
ベルに引き上げてハイレベルを保持するプルアップ抵抗
が必要となる。
回路（トライステート型出力回路）とオープンドレイン
型出力回路を区別して使用していた。現在我々が開発し
ている並列処理システムにおいて、データ転送回路より
複数個のデータ受信回路のうち一つのデータ受信回路に
データを転送する１対１転送と、データ転送回路より複
数個のデータ受信回路全てにデータを転送するブロード
キャスト転送が必要である。データ転送の際、データ受
信回路は内部の状態を示すフラグ信号（以下フラグ信
号）によりデータ転送回路にデータ受信の可否を示す。
このフラグ信号の出力回路を３ステート型出力回路で構
成した場合、各データ受信回路よりフラグ信号がそれぞ
れデータ転送回路に接続され、ブロードキャスト転送の
際データ転送回路は全てのフラグ信号の論理積をとりデ
ータ転送の可否を判断する。一方、オープンドレイン型
出力回路で構成した場合、各データ受信回路からのフラ
グ信号をワイヤード接続して使用するが、信号をハイレ
ベルに引き上げてハイレベルを保持するプルアップ抵抗
が必要となる。
【０００３】
【発明が解決しようとする課題】この様に従来の３ステ
ート型出力回路を用いたデータ転送装置ではデータ受信
回路の数の増加に応じてフラグ信号の数が増加し、フラ
グ信号の論理積をとる回路も複雑になり、回路面積が非
常に大きくなる。また、このデータ受信回路の数は今後
増加する傾向にあり、ますます信号線数が増え、回路面
積の増大の問題は深刻となる。一方、オープンドレイン
型出力回路を用いたデータ転送装置では、フラグ信号を
ワイヤード接続した信号をハイレベルに引き上げてハイ
レベルを保持するプルアップ抵抗が用いられる。このと
き動作速度を速くする為にはプルアップ抵抗を小さくし
たいが、消費電力の点からはプルアップ抵抗を大きくし
たいという相反する要求が生じ、高速低消費電力集積回
路においては限界に近い状況になっている。
ート型出力回路を用いたデータ転送装置ではデータ受信
回路の数の増加に応じてフラグ信号の数が増加し、フラ
グ信号の論理積をとる回路も複雑になり、回路面積が非
常に大きくなる。また、このデータ受信回路の数は今後
増加する傾向にあり、ますます信号線数が増え、回路面
積の増大の問題は深刻となる。一方、オープンドレイン
型出力回路を用いたデータ転送装置では、フラグ信号を
ワイヤード接続した信号をハイレベルに引き上げてハイ
レベルを保持するプルアップ抵抗が用いられる。このと
き動作速度を速くする為にはプルアップ抵抗を小さくし
たいが、消費電力の点からはプルアップ抵抗を大きくし
たいという相反する要求が生じ、高速低消費電力集積回
路においては限界に近い状況になっている。
【０００４】本発明は、単一回路で３ステート型出力回
路とオープンドレイン型出力回路を実現できる出力回路
を提供するものである。また本発明は、この出力回路を
用いることにより、配線数を削減し、かつ高速に動作で
きるデータ転送装置を提供するものである。
路とオープンドレイン型出力回路を実現できる出力回路
を提供するものである。また本発明は、この出力回路を
用いることにより、配線数を削減し、かつ高速に動作で
きるデータ転送装置を提供するものである。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するため、一端を第１の電源に接続されたＰチャネル
トランジスタと、前記Ｐチャネルトランジスタの他端と
その一端が接続されて出力となり、他端が前記第１の電
源より低い第２の電源に接続されたＮチャネルトランジ
スタと、オープンドレイン制御信号が入力される第１の
端子、イネーブル制御信号が入力される第２の端子、及
びデータ信号が入力される第３の端子を有し、前記Ｐチ
ャネルトランジスタ及びＮチャネルトランジスタを制御
する制御回路とを備え、オープンドレイン型出力回路と
通常出力回路とを共用した出力回路であって、前記制御
回路により、オープンドレイン型出力をするとき、前記
オープンドレイン制御信号のみで、前記Ｐチャネルトラ
ンジスタをＯＦＦにせしめ、通常出力をするとき、前記
イネーブル制御信号の切りかえにより、前記Ｐチャネル
トランジスタ及びＮチャネルトランジスタを、前記デー
タ信号に関係なく共にＯＦＦにせしめるか又は前記デー
タ信号に応じていずれかのトランジスタをＯＦＦにせし
めるように構成された出力回路である。
決するため、一端を第１の電源に接続されたＰチャネル
トランジスタと、前記Ｐチャネルトランジスタの他端と
その一端が接続されて出力となり、他端が前記第１の電
源より低い第２の電源に接続されたＮチャネルトランジ
スタと、オープンドレイン制御信号が入力される第１の
端子、イネーブル制御信号が入力される第２の端子、及
びデータ信号が入力される第３の端子を有し、前記Ｐチ
ャネルトランジスタ及びＮチャネルトランジスタを制御
する制御回路とを備え、オープンドレイン型出力回路と
通常出力回路とを共用した出力回路であって、前記制御
回路により、オープンドレイン型出力をするとき、前記
オープンドレイン制御信号のみで、前記Ｐチャネルトラ
ンジスタをＯＦＦにせしめ、通常出力をするとき、前記
イネーブル制御信号の切りかえにより、前記Ｐチャネル
トランジスタ及びＮチャネルトランジスタを、前記デー
タ信号に関係なく共にＯＦＦにせしめるか又は前記デー
タ信号に応じていずれかのトランジスタをＯＦＦにせし
めるように構成された出力回路である。
【０００６】また本発明は、出力回路を備え、前記出力
回路のデータ出力がプルアップ回路へ接続されたデータ
転送装置であって、前記出力回路は、一端を第１の電源
に接続されたＰチャネルトランジスタと、前記Ｐチャネ
ルトランジスタの他端とその一端が接続されて出力とな
り、他端が前記第１の電源より低い第２の電源に接続さ
れたＮチャネルトランジスタと、オープンドレイン制御
信号が入力される第１の端子、イネーブル制御信号が入
力される第２の端子、及びデータ信号が入力される第３
の端子を有し、前記Ｐチャネルトランジスタ及びＮチャ
ネルトランジスタを制御する制御回路とを備え、オープ
ンドレイン型出力回路と通常出力回路とを共用する出力
回路であり、前記制御回路により、オープンドレイン型
出力をするとき、前記オープンドレイン制御信号のみ
で、前記ＰチャネルトランジスタをＯＦＦにせしめ、通
常出力をするとき、前記イネーブル制御信号の切りかえ
により、前記Ｐチャネルトランジスタ及びＮチャネルト
ランジスタを、前記データ信号に関係なく共にＯＦＦに
せしめるか又は前記データ信号に応じていずれかのトラ
ンジスタをＯＦＦにせしめるように構成され、さらに、
前記オープンドレイン制御信号は、前記Ｐチャネルトラ
ンジスタをＯＦＦにせしめるときに、データ出力をハイ
レベルに引き上げる外部のプルアップ回路をＯＮする制
御信号として利用されるように構成された、データ転送
装置である。
回路のデータ出力がプルアップ回路へ接続されたデータ
転送装置であって、前記出力回路は、一端を第１の電源
に接続されたＰチャネルトランジスタと、前記Ｐチャネ
ルトランジスタの他端とその一端が接続されて出力とな
り、他端が前記第１の電源より低い第２の電源に接続さ
れたＮチャネルトランジスタと、オープンドレイン制御
信号が入力される第１の端子、イネーブル制御信号が入
力される第２の端子、及びデータ信号が入力される第３
の端子を有し、前記Ｐチャネルトランジスタ及びＮチャ
ネルトランジスタを制御する制御回路とを備え、オープ
ンドレイン型出力回路と通常出力回路とを共用する出力
回路であり、前記制御回路により、オープンドレイン型
出力をするとき、前記オープンドレイン制御信号のみ
で、前記ＰチャネルトランジスタをＯＦＦにせしめ、通
常出力をするとき、前記イネーブル制御信号の切りかえ
により、前記Ｐチャネルトランジスタ及びＮチャネルト
ランジスタを、前記データ信号に関係なく共にＯＦＦに
せしめるか又は前記データ信号に応じていずれかのトラ
ンジスタをＯＦＦにせしめるように構成され、さらに、
前記オープンドレイン制御信号は、前記Ｐチャネルトラ
ンジスタをＯＦＦにせしめるときに、データ出力をハイ
レベルに引き上げる外部のプルアップ回路をＯＮする制
御信号として利用されるように構成された、データ転送
装置である。
【０００７】本発明の出力回路は上記の構成により、３
ステート型出力回路とオープンドレイン型出力回路を単
一回路で実現可能である。
ステート型出力回路とオープンドレイン型出力回路を単
一回路で実現可能である。
【０００８】またこの結果、本発明のデータ転送装置は
上記の構成により、３ステート型出力回路を用いたデー
タ転送装置と比べてフラグ信号の配線数が非常に削減で
き、フラグ信号の論理積をとる回路も必要なく、回路の
高集積化が図れる。また、動作速度においてもデータ転
送の大半を占める１対１転送時は３ステート型出力回路
とすることが可能であるため、オープンドレイン型出力
回路を用いたデータ転送装置と比べて動作の高速化が図
れる。また、１対１転送時はプルアップ回路はＯＦＦさ
れるため、オープンドレイン型出力回路を用いたデータ
転送装置と比べて低消費電力化が図れる。
上記の構成により、３ステート型出力回路を用いたデー
タ転送装置と比べてフラグ信号の配線数が非常に削減で
き、フラグ信号の論理積をとる回路も必要なく、回路の
高集積化が図れる。また、動作速度においてもデータ転
送の大半を占める１対１転送時は３ステート型出力回路
とすることが可能であるため、オープンドレイン型出力
回路を用いたデータ転送装置と比べて動作の高速化が図
れる。また、１対１転送時はプルアップ回路はＯＦＦさ
れるため、オープンドレイン型出力回路を用いたデータ
転送装置と比べて低消費電力化が図れる。
【０００９】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面と共に説明する。図１は本発明の実施の形態１に
おける出力回路の回路図である。
て図面と共に説明する。図１は本発明の実施の形態１に
おける出力回路の回路図である。
【００１０】図１において、１は第１のスイッチング素
子となるＰ型ＭＯＳトランジスタ、２は第２のスイッチ
ング素子となるＮ型ＭＯＳトランジスタ、３〜５は２入
力ＮＯＲ回路、６はインバータ回路、７は２入力ＮＡＮ
Ｄ回路、８〜１１は端子、１９は第１の制御回路、２０
は第２の制御回路、２１は第３の制御回路であり、９に
は第１の制御入力となる制御信号ＯＤ、１０には第２の
制御入力となる制御信号ＥＮ、１１にはデータ信号Ｄｉ
ｎがそれぞれ入力される。
子となるＰ型ＭＯＳトランジスタ、２は第２のスイッチ
ング素子となるＮ型ＭＯＳトランジスタ、３〜５は２入
力ＮＯＲ回路、６はインバータ回路、７は２入力ＮＡＮ
Ｄ回路、８〜１１は端子、１９は第１の制御回路、２０
は第２の制御回路、２１は第３の制御回路であり、９に
は第１の制御入力となる制御信号ＯＤ、１０には第２の
制御入力となる制御信号ＥＮ、１１にはデータ信号Ｄｉ
ｎがそれぞれ入力される。
【００１１】Ｐ型ＭＯＳトランジスタ１は電源ＶＤＤと
端子８の間に接続され、Ｎ型ＭＯＳトランジスタ２は接
地端ＶＳＳと端子８の間に接続される。Ｐ型ＭＯＳトラ
ンジスタ１のゲートはＮＡＮＤ回路７の出力に接続さ
れ、ＮＡＮＤ回路７の入力はＮＯＲ回路４の出力と節点
１２にそれぞれ接続される。ＮＯＲ回路４の入力には節
点１４と制御信号ＥＮをインバータ回路６により反転し
た信号がそれぞれ入力される。Ｎ型ＭＯＳトランジスタ
２のゲートはＮＯＲ回路３の出力に接続され、ＮＯＲ回
路３の入力は節点１２とＮＯＲ回路５の出力にそれぞれ
接続される。ＮＯＲ回路５の入力は節点１３、１４にそ
れぞれ接続される。節点１４、１３、１２はそれぞれ端
子９（制御信号ＯＤ）、端子１０（制御信号ＥＮ）、端
子１１（データ信号Ｄｉｎ）とそれぞれ接続される。
端子８の間に接続され、Ｎ型ＭＯＳトランジスタ２は接
地端ＶＳＳと端子８の間に接続される。Ｐ型ＭＯＳトラ
ンジスタ１のゲートはＮＡＮＤ回路７の出力に接続さ
れ、ＮＡＮＤ回路７の入力はＮＯＲ回路４の出力と節点
１２にそれぞれ接続される。ＮＯＲ回路４の入力には節
点１４と制御信号ＥＮをインバータ回路６により反転し
た信号がそれぞれ入力される。Ｎ型ＭＯＳトランジスタ
２のゲートはＮＯＲ回路３の出力に接続され、ＮＯＲ回
路３の入力は節点１２とＮＯＲ回路５の出力にそれぞれ
接続される。ＮＯＲ回路５の入力は節点１３、１４にそ
れぞれ接続される。節点１４、１３、１２はそれぞれ端
子９（制御信号ＯＤ）、端子１０（制御信号ＥＮ）、端
子１１（データ信号Ｄｉｎ）とそれぞれ接続される。
【００１２】次にこの回路の動作について動作図と共に
説明する。図２は図１の出力回路の動作図である。
説明する。図２は図１の出力回路の動作図である。
【００１３】制御信号ＯＤがハイレベル（以下"Ｈ"）で
ある場合、ＮＯＲ回路４の出力１５は常にロウレベル
（以下"Ｌ"）となるためＮＡＮＤ回路７の出力１７は常
に"Ｈ"となり、Ｐ型ＭＯＳトランジスタ１はＯＦＦとな
る。またこのとき、ＮＯＲ回路５の出力１６は常に"Ｌ"
となるためＮＯＲ回路３の入力の一方には常に"Ｌ"が入
力される。このためデータ信号Ｄｉｎが"Ｈ"のときＮＯ
Ｒ回路３の出力１８は"Ｌ"となり、Ｎ型ＭＯＳトランジ
スタ２をＯＦＦとし、データ信号Ｄｉｎが"Ｌ"のときＮ
ＯＲ回路３の出力１８は"Ｈ"となり、Ｎ型ＭＯＳトラン
ジスタ２をＯＮとする。
ある場合、ＮＯＲ回路４の出力１５は常にロウレベル
（以下"Ｌ"）となるためＮＡＮＤ回路７の出力１７は常
に"Ｈ"となり、Ｐ型ＭＯＳトランジスタ１はＯＦＦとな
る。またこのとき、ＮＯＲ回路５の出力１６は常に"Ｌ"
となるためＮＯＲ回路３の入力の一方には常に"Ｌ"が入
力される。このためデータ信号Ｄｉｎが"Ｈ"のときＮＯ
Ｒ回路３の出力１８は"Ｌ"となり、Ｎ型ＭＯＳトランジ
スタ２をＯＦＦとし、データ信号Ｄｉｎが"Ｌ"のときＮ
ＯＲ回路３の出力１８は"Ｈ"となり、Ｎ型ＭＯＳトラン
ジスタ２をＯＮとする。
【００１４】制御信号ＯＤが"Ｌ"であり制御信号ＥＮ
が"Ｌ"である場合、ＮＯＲ回路４の出力１５は"Ｌ"とな
るため、ＮＡＮＤ回路７の出力１７は"Ｈ"となり、Ｐ型
ＭＯＳトランジスタ１はＯＦＦとなる。またこのとき、
ＮＯＲ回路５の出力１６は"Ｈ"となるため、ＮＯＲ回路
３の入力の一方には常に"Ｈ"が入力される。このためＮ
ＯＲ回路３の出力１８は常に"Ｌ"となり、Ｎ型ＭＯＳト
ランジスタ２をＯＦＦとする。
が"Ｌ"である場合、ＮＯＲ回路４の出力１５は"Ｌ"とな
るため、ＮＡＮＤ回路７の出力１７は"Ｈ"となり、Ｐ型
ＭＯＳトランジスタ１はＯＦＦとなる。またこのとき、
ＮＯＲ回路５の出力１６は"Ｈ"となるため、ＮＯＲ回路
３の入力の一方には常に"Ｈ"が入力される。このためＮ
ＯＲ回路３の出力１８は常に"Ｌ"となり、Ｎ型ＭＯＳト
ランジスタ２をＯＦＦとする。
【００１５】制御信号ＯＤが"Ｌ"であり制御信号ＥＮ
が"Ｈ"である場合、ＮＯＲ回路４の出力１５は"Ｈ"とな
るため、ＮＡＮＤ回路７の入力の一方には常に"Ｈ"が入
力される。このためデータ信号Ｄｉｎが"Ｈ"のときＮＡ
ＮＤ回路７の出力１７は"Ｌ"となり、Ｐ型ＭＯＳトラン
ジスタ１をＯＮとし、データ信号Ｄｉｎが"Ｌ"のときＮ
ＡＮＤ回路７の出力１７は"Ｈ"となり、Ｐ型ＭＯＳトラ
ンジスタ１をＯＦＦとする。またこのとき、ＮＯＲ回路
５の出力１６は"Ｌ"となるため、ＮＯＲ回路３の入力の
一方には常に"Ｌ"が入力される。このためデータ信号Ｄ
ｉｎが"Ｈ"のときＮＯＲ回路３の出力１８は"Ｌ"とな
り、Ｎ型ＭＯＳトランジスタ２をＯＦＦとし、データ信
号Ｄｉｎが"Ｌ"のときＮＯＲ回路３の出力１８は"Ｈ"と
なり、Ｎ型ＭＯＳトランジスタ２をＯＮとする。
が"Ｈ"である場合、ＮＯＲ回路４の出力１５は"Ｈ"とな
るため、ＮＡＮＤ回路７の入力の一方には常に"Ｈ"が入
力される。このためデータ信号Ｄｉｎが"Ｈ"のときＮＡ
ＮＤ回路７の出力１７は"Ｌ"となり、Ｐ型ＭＯＳトラン
ジスタ１をＯＮとし、データ信号Ｄｉｎが"Ｌ"のときＮ
ＡＮＤ回路７の出力１７は"Ｈ"となり、Ｐ型ＭＯＳトラ
ンジスタ１をＯＦＦとする。またこのとき、ＮＯＲ回路
５の出力１６は"Ｌ"となるため、ＮＯＲ回路３の入力の
一方には常に"Ｌ"が入力される。このためデータ信号Ｄ
ｉｎが"Ｈ"のときＮＯＲ回路３の出力１８は"Ｌ"とな
り、Ｎ型ＭＯＳトランジスタ２をＯＦＦとし、データ信
号Ｄｉｎが"Ｌ"のときＮＯＲ回路３の出力１８は"Ｈ"と
なり、Ｎ型ＭＯＳトランジスタ２をＯＮとする。
【００１６】このように本発明の実施の形態の出力回路
によれば、端子９に入力される制御信号ＯＤが"Ｈ"のと
きオープンドレイン型出力回路となり、"Ｌ"のとき３ス
テート型出力回路となる。また、この実施の形態の最終
段のＰ型、Ｎ型ＭＯＳトランジスタ１、２は、ドライブ
能力が大きいものを使用できるため特に出力パッド回路
として有効である。
によれば、端子９に入力される制御信号ＯＤが"Ｈ"のと
きオープンドレイン型出力回路となり、"Ｌ"のとき３ス
テート型出力回路となる。また、この実施の形態の最終
段のＰ型、Ｎ型ＭＯＳトランジスタ１、２は、ドライブ
能力が大きいものを使用できるため特に出力パッド回路
として有効である。
【００１７】次に、図３は本発明の実施の形態２におけ
る出力回路の回路図である。図３において、３０は第１
のスイッチング素子となるＰ型ＭＯＳトランジスタ、３
１はＰ型ＭＯＳトランジスタ、３２はＮ型ＭＯＳトラン
ジスタ、３３は第２のスイッチング素子となるＮ型ＭＯ
Ｓトランジスタ、３４、３５は２入力ＮＯＲ回路、３６
〜３８、４５はインバータ回路、５０は制御回路、５１
は論理回路、４１〜４４は端子であり、４１には第１の
制御入力となる制御信号ＯＤ、４２には第２の制御入力
となる制御信号ＥＮ、４３にはデータ信号Ｄｉｎがそれ
ぞれ入力される。
る出力回路の回路図である。図３において、３０は第１
のスイッチング素子となるＰ型ＭＯＳトランジスタ、３
１はＰ型ＭＯＳトランジスタ、３２はＮ型ＭＯＳトラン
ジスタ、３３は第２のスイッチング素子となるＮ型ＭＯ
Ｓトランジスタ、３４、３５は２入力ＮＯＲ回路、３６
〜３８、４５はインバータ回路、５０は制御回路、５１
は論理回路、４１〜４４は端子であり、４１には第１の
制御入力となる制御信号ＯＤ、４２には第２の制御入力
となる制御信号ＥＮ、４３にはデータ信号Ｄｉｎがそれ
ぞれ入力される。
【００１８】Ｐ型ＭＯＳトランジスタ３０、３１は電源
ＶＤＤと端子４４の間に直列に接続され、Ｎ型ＭＯＳト
ランジスタ３２、３３は接地端ＶＳＳと端子４４の間に
直列に接続される。Ｐ型ＭＯＳトランジスタ３０のゲー
トはＮＯＲ回路３４の出力をインバータ回路３８により
反転した信号に接続される。ＮＯＲ回路３４の入力は節
点４０と制御信号ＥＮをインバータ回路３７により反転
した信号にそれぞれ接続される。Ｎ型ＭＯＳトランジス
タ３３のゲートはＮＯＲ回路３５の出力をインバータ回
路３６により反転した信号に接続される。ＮＯＲ回路３
５の入力は節点３９、４０にそれぞれ接続される。Ｐ型
ＭＯＳトランジスタ３１、Ｎ型ＭＯＳトランジスタ３２
のゲートは共通にインバータ回路４５の出力に接続さ
れ、インバータ回路４５の入力は端子４３に接続され
る。節点４０、３９はそれぞれ端子４１（制御信号Ｏ
Ｄ）、端子４２（制御信号ＥＮ）とそれぞれ接続され
る。
ＶＤＤと端子４４の間に直列に接続され、Ｎ型ＭＯＳト
ランジスタ３２、３３は接地端ＶＳＳと端子４４の間に
直列に接続される。Ｐ型ＭＯＳトランジスタ３０のゲー
トはＮＯＲ回路３４の出力をインバータ回路３８により
反転した信号に接続される。ＮＯＲ回路３４の入力は節
点４０と制御信号ＥＮをインバータ回路３７により反転
した信号にそれぞれ接続される。Ｎ型ＭＯＳトランジス
タ３３のゲートはＮＯＲ回路３５の出力をインバータ回
路３６により反転した信号に接続される。ＮＯＲ回路３
５の入力は節点３９、４０にそれぞれ接続される。Ｐ型
ＭＯＳトランジスタ３１、Ｎ型ＭＯＳトランジスタ３２
のゲートは共通にインバータ回路４５の出力に接続さ
れ、インバータ回路４５の入力は端子４３に接続され
る。節点４０、３９はそれぞれ端子４１（制御信号Ｏ
Ｄ）、端子４２（制御信号ＥＮ）とそれぞれ接続され
る。
【００１９】次にこの回路の動作について動作図と共に
説明する。図４は本実施の形態の動作図である。Ｐ型Ｍ
ＯＳトランジスタ３１は制御信号ＥＮ、制御信号ＯＤに
関係なくデータ信号Ｄｉｎが"Ｈ"のときＯＮとなり、デ
ータ信号Ｄｉｎが"Ｌ"のときＯＦＦとなる。Ｎ型ＭＯＳ
トランジスタ３２は制御信号ＥＮ、制御信号ＯＤに関係
なくデータ信号Ｄｉｎが"Ｈ"のときＯＦＦとなり、デー
タ信号Ｄｉｎが"Ｌ"のときＯＮとなる。
説明する。図４は本実施の形態の動作図である。Ｐ型Ｍ
ＯＳトランジスタ３１は制御信号ＥＮ、制御信号ＯＤに
関係なくデータ信号Ｄｉｎが"Ｈ"のときＯＮとなり、デ
ータ信号Ｄｉｎが"Ｌ"のときＯＦＦとなる。Ｎ型ＭＯＳ
トランジスタ３２は制御信号ＥＮ、制御信号ＯＤに関係
なくデータ信号Ｄｉｎが"Ｈ"のときＯＦＦとなり、デー
タ信号Ｄｉｎが"Ｌ"のときＯＮとなる。
【００２０】制御信号ＯＤが"Ｈ"である場合、ＮＯＲ回
路３４の出力は常に"Ｌ"となり、インバータ回路３８の
出力４６は常に"Ｈ"となるためＰ型ＭＯＳトランジスタ
３０はＯＦＦとなる。またこのとき、ＮＯＲ回路３５の
出力は常に"Ｌ"となり、インバータ回路３６の出力４７
は常に"Ｈ"となるためＮ型ＭＯＳトランジスタ３３はＯ
Ｎとなる。
路３４の出力は常に"Ｌ"となり、インバータ回路３８の
出力４６は常に"Ｈ"となるためＰ型ＭＯＳトランジスタ
３０はＯＦＦとなる。またこのとき、ＮＯＲ回路３５の
出力は常に"Ｌ"となり、インバータ回路３６の出力４７
は常に"Ｈ"となるためＮ型ＭＯＳトランジスタ３３はＯ
Ｎとなる。
【００２１】制御信号ＯＤが"Ｌ"であり制御信号ＥＮ
が"Ｌ"である場合、ＮＯＲ回路３４の出力は"Ｌ"とな
り、インバータ回路３８の出力４６は常に"Ｈ"となるた
めＰ型ＭＯＳトランジスタ３０はＯＦＦとなる。またこ
のとき、ＮＯＲ回路３５の出力は"Ｈ"となり、インバー
タ回路３６の出力４７は常に"Ｌ"となるためＮ型ＭＯＳ
トランジスタ３３はＯＦＦとなる。
が"Ｌ"である場合、ＮＯＲ回路３４の出力は"Ｌ"とな
り、インバータ回路３８の出力４６は常に"Ｈ"となるた
めＰ型ＭＯＳトランジスタ３０はＯＦＦとなる。またこ
のとき、ＮＯＲ回路３５の出力は"Ｈ"となり、インバー
タ回路３６の出力４７は常に"Ｌ"となるためＮ型ＭＯＳ
トランジスタ３３はＯＦＦとなる。
【００２２】制御信号ＯＤが"Ｌ"であり制御信号ＥＮ
が"Ｈ"である場合、ＮＯＲ回路３４の出力は"Ｈ"とな
り、インバータ回路３８の出力４６は常に"Ｌ"となるた
めＰ型ＭＯＳトランジスタ３０はＯＮとなる。またこの
とき、ＮＯＲ回路３５の出力は"Ｌ"となり、インバータ
回路３６の出力４７は常に"Ｈ"となるためＮ型ＭＯＳト
ランジスタ３３はＯＮとなる。
が"Ｈ"である場合、ＮＯＲ回路３４の出力は"Ｈ"とな
り、インバータ回路３８の出力４６は常に"Ｌ"となるた
めＰ型ＭＯＳトランジスタ３０はＯＮとなる。またこの
とき、ＮＯＲ回路３５の出力は"Ｌ"となり、インバータ
回路３６の出力４７は常に"Ｈ"となるためＮ型ＭＯＳト
ランジスタ３３はＯＮとなる。
【００２３】このように本発明の実施の形態の出力回路
によれば、端子４１に入力される制御信号ＯＤが"Ｈ"の
ときオープンドレイン型出力回路となり、"Ｌ"のとき３
ステート型出力回路となる。したがってこの実施の形態
の出力回路により、３ステート型出力回路とオープンド
レイン型出力回路を少数のトランジスタで実現でき回路
面積の縮小が可能である。
によれば、端子４１に入力される制御信号ＯＤが"Ｈ"の
ときオープンドレイン型出力回路となり、"Ｌ"のとき３
ステート型出力回路となる。したがってこの実施の形態
の出力回路により、３ステート型出力回路とオープンド
レイン型出力回路を少数のトランジスタで実現でき回路
面積の縮小が可能である。
【００２４】図５は本発明のデータ転送装置を用いた並
列処理システムの構成図である。４つのプロセッサ・エ
レメント（ＰＥ）６０−１〜６０−４を４×４のクロス
バスイッチ網６１−１ａ〜６１−４ｄで結合している。
データ転送装置７０はＰＥ６０−１とクロスバスイッチ
６１−１ａ〜６１−１ｄで構成されている。
列処理システムの構成図である。４つのプロセッサ・エ
レメント（ＰＥ）６０−１〜６０−４を４×４のクロス
バスイッチ網６１−１ａ〜６１−４ｄで結合している。
データ転送装置７０はＰＥ６０−１とクロスバスイッチ
６１−１ａ〜６１−１ｄで構成されている。
【００２５】図６は本発明のデータ転送装置の構成図で
ある。データ転送回路となるＰＥ６０−１はＣＰＵ７
１、メモリ部７３、制御部７２及びプルアップ回路７４
からなる入力回路７８で構成され、データ受信回路とな
るクロスバスイッチ６１−１ａ〜６１−１ｄはフラグ信
号出力回路７５、メモリ部７７、制御部７６で構成され
る。
ある。データ転送回路となるＰＥ６０−１はＣＰＵ７
１、メモリ部７３、制御部７２及びプルアップ回路７４
からなる入力回路７８で構成され、データ受信回路とな
るクロスバスイッチ６１−１ａ〜６１−１ｄはフラグ信
号出力回路７５、メモリ部７７、制御部７６で構成され
る。
【００２６】ＰＥ６０−１とクロスバスイッチ６１−１
ａ〜６１−１ｄはデータバス６２、ブロードキャスト信
号を送出する出力制御線６３、フラグ信号を送出する入
力信号線６４により共通に接続され、アドレスバス６５
はＰＥ６０−１からクロスバスイッチ６１−１ａ〜６１
−１ｄにそれぞれ接続される。また、出力制御線６３は
Ｎ型ＭＯＳトランジスタからなるプルアップ回路７４に
接続され、入力信号線６４は制御部７２に接続される。
７５は本発明の出力回路であり、出力制御線６３は第１
の制御入力に接続され、アドレスバス６５は第２の制御
入力に接続される。出力制御線６３によりフラグ信号出
力回路７５の出力を通常出力にするかオープンドレイン
型出力にするかを制御し、アドレスバス６５によりフラ
グ信号出力回路７５の出力を活性状態にするか非活性状
態にするかを制御する。
ａ〜６１−１ｄはデータバス６２、ブロードキャスト信
号を送出する出力制御線６３、フラグ信号を送出する入
力信号線６４により共通に接続され、アドレスバス６５
はＰＥ６０−１からクロスバスイッチ６１−１ａ〜６１
−１ｄにそれぞれ接続される。また、出力制御線６３は
Ｎ型ＭＯＳトランジスタからなるプルアップ回路７４に
接続され、入力信号線６４は制御部７２に接続される。
７５は本発明の出力回路であり、出力制御線６３は第１
の制御入力に接続され、アドレスバス６５は第２の制御
入力に接続される。出力制御線６３によりフラグ信号出
力回路７５の出力を通常出力にするかオープンドレイン
型出力にするかを制御し、アドレスバス６５によりフラ
グ信号出力回路７５の出力を活性状態にするか非活性状
態にするかを制御する。
【００２７】次にこのデータ転送装置の動作について説
明する。ブロードキャスト信号６３が"Ｌ"である場合、
つまり１対１転送を行なう場合、ＰＥ６０−１のプルア
ップ用Ｎ型ＭＯＳトランジスタ７４はＯＦＦとなり、ま
たフラグ信号出力回路７５が３ステート型出力回路とな
り、アドレス信号６５により指定されたクロスバスイッ
チ６１−１ａのフラグ信号出力回路７５のみが活性化さ
れ、内部の状態に応じて制御部７６が出すデータ受信の
可否を示す信号６６−１をフラグ信号出力回路７５はフ
ラグ信号６４としてＰＥ６０−１に出す。このフラグ信
号６４に応じてＰＥ６０−１の制御部７２はメモリ部７
３にデータ出力要求を出す。この要求に従いメモリ部７
３はデータバス６２にデータを出力し、クロスバスイッ
チ６１−１ａはデータバス６２よりデータを受け取る。
図７にクロスバスイッチ６１−１ａが指定された場合の
動作図を示す。
明する。ブロードキャスト信号６３が"Ｌ"である場合、
つまり１対１転送を行なう場合、ＰＥ６０−１のプルア
ップ用Ｎ型ＭＯＳトランジスタ７４はＯＦＦとなり、ま
たフラグ信号出力回路７５が３ステート型出力回路とな
り、アドレス信号６５により指定されたクロスバスイッ
チ６１−１ａのフラグ信号出力回路７５のみが活性化さ
れ、内部の状態に応じて制御部７６が出すデータ受信の
可否を示す信号６６−１をフラグ信号出力回路７５はフ
ラグ信号６４としてＰＥ６０−１に出す。このフラグ信
号６４に応じてＰＥ６０−１の制御部７２はメモリ部７
３にデータ出力要求を出す。この要求に従いメモリ部７
３はデータバス６２にデータを出力し、クロスバスイッ
チ６１−１ａはデータバス６２よりデータを受け取る。
図７にクロスバスイッチ６１−１ａが指定された場合の
動作図を示す。
【００２８】またブロードキャスト信号６３が"Ｈ"であ
る場合、つまりブロードキャスト転送を行なう場合、Ｐ
Ｅ６０−１のプルアップ用Ｎ型ＭＯＳトランジスタ７４
はＯＮとなり、また全てのクロスバスイッチ６１−１ａ
〜６１−１ｄのフラグ信号出力回路７５がオープンドレ
イン型出力回路となる。それぞれのクロスバスイッチ６
１−１ａ〜６１−１ｄでは、内部の状態に応じて制御部
７６が出すデータ受信の可否を示す信号６６−１〜６６
−４に応じてフラグ信号出力回路７５はハイ・インピー
ダンス状態を出力する。全てのクロスバスイッチ６１−
１ａ〜６１−１ｄがデータ受信可能となったとき、即ち
クロスバスイッチ６１−１ａ〜６１−１ｄが全てのデー
タ受信回路のフラグ信号出力回路７５の出力がハイ・イ
ンピーダンス状態となったときフラグ信号６４はＰＥ６
０−１のプルアップ用Ｎ型ＭＯＳトランジスタ７４によ
り"Ｈ"に引き上げられる。この信号に応じてＰＥ６０−
１の制御部７２はメモリ部７３にデータ出力要求を出
す。この要求に従いメモリ部７３はデータバス６２にデ
ータを出力し、全てのクロスバスイッチ６１−１ａ〜６
１−１ｄはデータバス６２よりデータを受け取る。図８
にこの場合の動作図を示す。
る場合、つまりブロードキャスト転送を行なう場合、Ｐ
Ｅ６０−１のプルアップ用Ｎ型ＭＯＳトランジスタ７４
はＯＮとなり、また全てのクロスバスイッチ６１−１ａ
〜６１−１ｄのフラグ信号出力回路７５がオープンドレ
イン型出力回路となる。それぞれのクロスバスイッチ６
１−１ａ〜６１−１ｄでは、内部の状態に応じて制御部
７６が出すデータ受信の可否を示す信号６６−１〜６６
−４に応じてフラグ信号出力回路７５はハイ・インピー
ダンス状態を出力する。全てのクロスバスイッチ６１−
１ａ〜６１−１ｄがデータ受信可能となったとき、即ち
クロスバスイッチ６１−１ａ〜６１−１ｄが全てのデー
タ受信回路のフラグ信号出力回路７５の出力がハイ・イ
ンピーダンス状態となったときフラグ信号６４はＰＥ６
０−１のプルアップ用Ｎ型ＭＯＳトランジスタ７４によ
り"Ｈ"に引き上げられる。この信号に応じてＰＥ６０−
１の制御部７２はメモリ部７３にデータ出力要求を出
す。この要求に従いメモリ部７３はデータバス６２にデ
ータを出力し、全てのクロスバスイッチ６１−１ａ〜６
１−１ｄはデータバス６２よりデータを受け取る。図８
にこの場合の動作図を示す。
【００２９】このように本発明の実施の形態のデータ転
送装置によれば、データ転送回路に接続されるＮ個のデ
ータ受信回路から出されるフラグ信号をワイヤード接続
するため、３ステート型出力回路を用いたデータ転送装
置と比べて配線数が１／Ｎで済み、フラグ信号の論理積
をとる回路も必要なく、回路の高集積化が図れる。ま
た、動作速度においてもデータ転送の大半を占める１対
１転送時は３ステート型出力回路となるので、消費電力
を考慮したオープンドレイン型出力回路を用いたデータ
転送装置と比べて動作の高速化が図れる。また、ブロー
ドキャスト転送時以外はプルアップ回路はＯＦＦされる
ため、オープンドレイン型出力回路を用いたデータ転送
装置と比べて低消費電力化が図れる。
送装置によれば、データ転送回路に接続されるＮ個のデ
ータ受信回路から出されるフラグ信号をワイヤード接続
するため、３ステート型出力回路を用いたデータ転送装
置と比べて配線数が１／Ｎで済み、フラグ信号の論理積
をとる回路も必要なく、回路の高集積化が図れる。ま
た、動作速度においてもデータ転送の大半を占める１対
１転送時は３ステート型出力回路となるので、消費電力
を考慮したオープンドレイン型出力回路を用いたデータ
転送装置と比べて動作の高速化が図れる。また、ブロー
ドキャスト転送時以外はプルアップ回路はＯＦＦされる
ため、オープンドレイン型出力回路を用いたデータ転送
装置と比べて低消費電力化が図れる。
【００３０】
【発明の効果】以上の実施の形態から明らかなように、
本発明の出力回路によれば特定の制御入力端子に供給さ
れる信号が不可のとき３ステート型出力回路となり、可
のときオープンドレイン型出力回路となるので、３ステ
ート型出力回路とオープンドレイン型出力回路を単一回
路で実現可能できる。また、本発明のデータ転送装置に
よれば、３ステート型出力回路を用いたデータ転送装置
と比べてフラグ信号のフラグ信号の配線数が１／Ｎで済
み、フラグ信号の論理積をとる回路も必要なく、回路の
高集積化が図れる。また、動作速度においてもオープン
ドレイン型出力回路を用いたデータ転送装置と比べて動
作の高速化と低消費電力化が図れる。
本発明の出力回路によれば特定の制御入力端子に供給さ
れる信号が不可のとき３ステート型出力回路となり、可
のときオープンドレイン型出力回路となるので、３ステ
ート型出力回路とオープンドレイン型出力回路を単一回
路で実現可能できる。また、本発明のデータ転送装置に
よれば、３ステート型出力回路を用いたデータ転送装置
と比べてフラグ信号のフラグ信号の配線数が１／Ｎで済
み、フラグ信号の論理積をとる回路も必要なく、回路の
高集積化が図れる。また、動作速度においてもオープン
ドレイン型出力回路を用いたデータ転送装置と比べて動
作の高速化と低消費電力化が図れる。
【図１】本発明の実施の形態１における出力回路の回路
図
図
【図２】図１の出力回路の動作図
【図３】本発明の実施の形態２における出力回路の回路
図
図
【図４】図３の出力回路の動作図
【図５】本発明のデータ転送装置を用いた並列処理シス
テムの構成図
テムの構成図
【図６】本発明のデータ転送装置の回路図
【図７】図６のデータ転送装置の動作図
【図８】図６のデータ転送装置の動作図
１、３０、３１ Ｐ型ＭＯＳトランジスタ
２、３２、３３ Ｎ型ＭＯＳトランジスタ
８〜１１、４１〜４４ 端子
１９ 第１の制御回路
２０ 第２の制御回路
２１ 第３の制御回路
５０ 制御回路
５１ 論理回路
６０−１〜６０−４ ＰＥ（プロセッサ・エレメント）
６１−１ａ〜６１−４ｄ クロスバスイッチ
６２ データバス
６３ 出力制御線
６４ 入力信号線
６５ アドレスバス
７１ ＣＰＵ
７２、７６ 制御部
７３、７７ メモリ部
７４ プルアップ回路
７８ 入力回路
フロントページの続き
(56)参考文献 特開 平１−194713（ＪＰ，Ａ)
特開 昭61−274511（ＪＰ，Ａ)
特開 昭63−114319（ＪＰ，Ａ)
特開 昭61−105115（ＪＰ，Ａ)
特開 平２−214220（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175
G06F 3/00
Claims (4)
- 【請求項１】 一端を第１の電源に接続されたＰチャネ
ルトランジスタと、 前記Ｐチャネルトランジスタの他端とその一端が接続さ
れて出力となり、他端が前記第１の電源より低い第２の
電源に接続されたＮチャネルトランジスタと、 オープンドレイン制御信号が入力される第１の端子、イ
ネーブル制御信号が入力される第２の端子、及びデータ
信号が入力される第３の端子を有し、前記Ｐチャネルト
ランジスタ及びＮチャネルトランジスタを制御する制御
回路とを備え、 オープンドレイン型出力回路と通常出力回路とを共用し
た出力回路であって、 前記制御回路により、 オープンドレイン型出力をするとき、前記オープンドレ
イン制御信号のみで、前記ＰチャネルトランジスタをＯ
ＦＦにせしめ、 通常出力をするとき、前記イネーブル制御信号の切りか
えにより、前記Ｐチャネルトランジスタ及びＮチャネル
トランジスタを、前記データ信号に関係なく共にＯＦＦ
にせしめるか又は前記データ信号に応じていずれかのト
ランジスタをＯＦＦにせしめるように構成された出力回
路。 - 【請求項２】 一端を第１の電源に接続されたＰチャネ
ルトランジスタと、 前記Ｐチャネルトランジスタの他端とその一端が接続さ
れて出力となり、他端が前記第１の電源より低い第２の
電源に接続されたＮチャネルトランジスタと、 オープンドレイン制御信号が入力される第１の端子、イ
ネーブル制御信号が入力される第２の端子、及びデータ
信号が入力される第３の端子を有し、前記Ｐチャネルト
ランジスタ及びＮチャネルトランジスタを制御する制御
回路とを備え、 オープンドレイン型出力回路と通常出力回路とを共用し
た出力回路であって、 前記制御回路により、 オープンドレイン型出力をするとき、前記オープンドレ
イン制御信号のみで、前記ＰチャネルトランジスタをＯ
ＦＦにせしめ、 通常出力をするとき、前記イネーブル制御信号の切りか
えにより、前記Ｐチャネルトランジスタ及びＮチャネル
トランジスタを、前記データ信号に関係なく共にＯＦＦ
にせしめるか又は前記データ信号に応じていずれかのト
ランジスタをＯＦＦにせしめるように構成され、 さらに、前記オープンドレイン制御信号は、前記Ｐチャ
ネルトランジスタをＯＦＦにせしめるときに、データ出
力をハイレベルに引き上げる外部のプルアップ回路をＯ
Ｎする制御信号として利用されることを特徴とする出力
回路。 - 【請求項３】 出力回路を備え、前記出力回路のデータ
出力がプルアップ回路へ接続されたデータ転送装置であ
って、 前記出力回路は、 一端を第１の電源に接続されたＰチャネルトランジスタ
と、 前記Ｐチャネルトランジスタの他端とその一端が接続さ
れて出力となり、他端が前記第１の電源より低い第２の
電源に接続されたＮチャネルトランジスタと、 オープンドレイン制御信号が入力される第１の端子、イ
ネーブル制御信号が入力される第２の端子、及びデータ
信号が入力される第３の端子を有し、前記Ｐチャネルト
ランジスタ及びＮチャネルトランジスタを制御する制御
回路とを備え、 オープンドレイン型出力回路と通常出力回路とを共用す
る出力回路であり、 前記制御回路により、 オープンドレイン型出力をするとき、前記オープンドレ
イン制御信号のみで、前記ＰチャネルトランジスタをＯ
ＦＦにせしめ、 通常出力をするとき、前記イネーブル制御信号の切りか
えにより、前記Ｐチャネルトランジスタ及びＮチャネル
トランジスタを、前記データ信号に関係なく共にＯＦＦ
にせしめるか又は前記データ信号に応じていずれかのト
ランジスタをＯＦＦにせしめるように構成され、 さらに、前記オープンドレイン制御信号は、前記Ｐチャ
ネルトランジスタをＯＦＦにせしめるときに、データ出
力をハイレベルに引き上げる外部のプルアップ回路をＯ
Ｎする制御信号として利用されるように構成された、デ
ータ転送装置。 - 【請求項４】 請求項１記載の出力回路において、 前記制御回路は、 前記オープンドレイン制御信号に基づく制御信号を生成
する第１の制御回路と、前記第１の制御回路の制御信号
に基づき前記Ｐチャネルトランジスタを制御する第２の
制御回路とを備える出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001031956A JP3489566B2 (ja) | 1990-09-03 | 2001-02-08 | 出力回路及びデータ転送装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-233540 | 1990-09-03 | ||
| JP23354090 | 1990-09-03 | ||
| JP2001031956A JP3489566B2 (ja) | 1990-09-03 | 2001-02-08 | 出力回路及びデータ転送装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21067791A Division JP3255662B2 (ja) | 1990-09-03 | 1991-08-22 | 出力回路及びデータ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257580A JP2001257580A (ja) | 2001-09-21 |
| JP3489566B2 true JP3489566B2 (ja) | 2004-01-19 |
Family
ID=26531078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001031956A Expired - Fee Related JP3489566B2 (ja) | 1990-09-03 | 2001-02-08 | 出力回路及びデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3489566B2 (ja) |
-
2001
- 2001-02-08 JP JP2001031956A patent/JP3489566B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001257580A (ja) | 2001-09-21 |
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