JPS6219942A - 集積回路 - Google Patents
集積回路Info
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- JPS6219942A JPS6219942A JP60157566A JP15756685A JPS6219942A JP S6219942 A JPS6219942 A JP S6219942A JP 60157566 A JP60157566 A JP 60157566A JP 15756685 A JP15756685 A JP 15756685A JP S6219942 A JPS6219942 A JP S6219942A
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- Japan
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- power supply
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- pla
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- supply voltage
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＬＳＩ、特にマイクロコンピュータ等に用い
られるＬＳＩ （一般的忙は集積回路）に関するもので
ある。
られるＬＳＩ （一般的忙は集積回路）に関するもので
ある。
一般にＬＳＩ、特にマイクロコンピュータ等に用いられ
るＬＳＩにおいては、内部のＰＬＡ （ｐｒｏｇｒａｍ
−ｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ ）やマイク
ｏ ＲＯＭ （ｒｅａｄｏｎｌｙ ｍｅｍｏｒｙ ）の
内容をテスト時にＬＳＩ外に読み出してチェックするこ
とが必要な場合がある。
るＬＳＩにおいては、内部のＰＬＡ （ｐｒｏｇｒａｍ
−ｍａｂｌｅ ｌｏｇｉｃ ａｒｒａｙ ）やマイク
ｏ ＲＯＭ （ｒｅａｄｏｎｌｙ ｍｅｍｏｒｙ ）の
内容をテスト時にＬＳＩ外に読み出してチェックするこ
とが必要な場合がある。
このような必要のため、従来の回路は第２図のように構
成されていた。第２図において（１）、（２）はそれぞ
れレジスタ、（３）はマイクロＲＯＭ （μＲＯＭ ）
又はＰＬＡ、 （４）、（５）、（６）はそれぞれコン
トロール信号、（７）、（８）、（９）、（１０） Ｆ
ｉそれぞれインバータ、（１１）、（１２）、（１３）
はトライステート出力バッファ、（ｌｌａ）、（１２ａ
）、（１３Ｌ）はそれぞれ？ＩＥ源電圧電圧１４）は内
部バスである。
成されていた。第２図において（１）、（２）はそれぞ
れレジスタ、（３）はマイクロＲＯＭ （μＲＯＭ ）
又はＰＬＡ、 （４）、（５）、（６）はそれぞれコン
トロール信号、（７）、（８）、（９）、（１０） Ｆ
ｉそれぞれインバータ、（１１）、（１２）、（１３）
はトライステート出力バッファ、（ｌｌａ）、（１２ａ
）、（１３Ｌ）はそれぞれ？ＩＥ源電圧電圧１４）は内
部バスである。
各トライステート出力バッ７ア（エエ）、（工２）、（
１３）はＮＭＯＳ トランジスタ（一般的に言えば第１
導電型のＭＯＳ トランジスタ）及びＰＭＯ８トランジ
スタ（一般的に言えば第２導電型のＭＯＳトランジスタ
）で構成され、電源電圧（ｌｌａ）、（１２ａ）、（１
３ａ）がそれぞれ５Ｖ（この明細書では第１の電源電圧
という）である。これらのトライステート出力バッファ
（１１）、（１２）、（１３）はコントロール信号（４
）、（５）、（６）の論理が”Ｌ”のときは内部バス（
１４）から見ると高インピーダンスを呈し、コントロー
ル信号（４Ｌ （５）、（６）の論理が”Ｈ”のときは
レジスタ１（１）、レジスタ２（２）、μＲＯＭ又はＰ
ＬＡ（３）の出力信号の論理が内部バス（１４）上に出
力される。
１３）はＮＭＯＳ トランジスタ（一般的に言えば第１
導電型のＭＯＳ トランジスタ）及びＰＭＯ８トランジ
スタ（一般的に言えば第２導電型のＭＯＳトランジスタ
）で構成され、電源電圧（ｌｌａ）、（１２ａ）、（１
３ａ）がそれぞれ５Ｖ（この明細書では第１の電源電圧
という）である。これらのトライステート出力バッファ
（１１）、（１２）、（１３）はコントロール信号（４
）、（５）、（６）の論理が”Ｌ”のときは内部バス（
１４）から見ると高インピーダンスを呈し、コントロー
ル信号（４Ｌ （５）、（６）の論理が”Ｈ”のときは
レジスタ１（１）、レジスタ２（２）、μＲＯＭ又はＰ
ＬＡ（３）の出力信号の論理が内部バス（１４）上に出
力される。
インバータ（１０）はμＲＯＭ又はＰＬＡ（３）からの
反転信−号を出力する。
反転信−号を出力する。
通常の動作時にはコントロール信号（６）は”Ｌ”に保
たれ、コントロール信号（４）又は（５）を′″Ｈ”に
してレジスタ１ （１）、又はレジスタ２（２）の内容
を内部バス（１４）に読出している。
たれ、コントロール信号（４）又は（５）を′″Ｈ”に
してレジスタ１ （１）、又はレジスタ２（２）の内容
を内部バス（１４）に読出している。
テスト時には内部バス（１４）を通してμＲＯＭ又はＰ
ＬＡ （３）の内容を読出すのであるが、このＬＳＩ
（一般的には集積回路）をリセットするとコントロール
信号（４）、（５）は論理′″Ｌ′″になりトライステ
ート出力バッファ（１１）、（１２）が高インピーダン
ス状態となる。この状態でコントロール信号（６）ヲ”
Ｈ”にしてμＲＯＭ又はＰＬＡ（３）の内容をトライス
テート出力バッファ（１３）を経て内部バス（１４）に
読み出す。
ＬＡ （３）の内容を読出すのであるが、このＬＳＩ
（一般的には集積回路）をリセットするとコントロール
信号（４）、（５）は論理′″Ｌ′″になりトライステ
ート出力バッファ（１１）、（１２）が高インピーダン
ス状態となる。この状態でコントロール信号（６）ヲ”
Ｈ”にしてμＲＯＭ又はＰＬＡ（３）の内容をトライス
テート出力バッファ（１３）を経て内部バス（１４）に
読み出す。
従来の回路は以上のように構成されているので、μＲＯ
Ｍ又はＰＬＡを読出すにはトライステート出力バッファ
を必要としコントロール信号の切換えを必要とするとい
う問題があった。
Ｍ又はＰＬＡを読出すにはトライステート出力バッファ
を必要としコントロール信号の切換えを必要とするとい
う問題があった。
この発明は上記のような問題点を解決するだめになされ
たもので、トライステート出力バッファを必要とせず、
かつコントロール信号の切換えも必要とせずにμＲＯＭ
又はＰＬＡを読出すことのできる装置を提供することを
目的としている。
たもので、トライステート出力バッファを必要とせず、
かつコントロール信号の切換えも必要とせずにμＲＯＭ
又はＰＬＡを読出すことのできる装置を提供することを
目的としている。
第１の電源電圧（上述の例では５Ｖ）よりも高い閾値電
圧を有するＮＭＯ８トランジスタとＰＭＯＳトランジス
タとをゲートとしてμＲＯＭ又はＰＬＡの内容を内部バ
スだ出力するようＫした。
圧を有するＮＭＯ８トランジスタとＰＭＯＳトランジス
タとをゲートとしてμＲＯＭ又はＰＬＡの内容を内部バ
スだ出力するようＫした。
第１の電源電圧よりも高い閾値電圧を有するＭＯＳトラ
ンジスタは第１の電源電圧が加えられている間は高イン
ピーダンスを呈するのでコントロール信号によって高イ
ンピーダンスにする必要なく、μＲＯＭ又はＰＬＡのテ
スト時のみこのゲートに高い電源電圧を与えればよい。
ンジスタは第１の電源電圧が加えられている間は高イン
ピーダンスを呈するのでコントロール信号によって高イ
ンピーダンスにする必要なく、μＲＯＭ又はＰＬＡのテ
スト時のみこのゲートに高い電源電圧を与えればよい。
以下この発明の実施例を図面知ついて説明する。
第１図はこの発明の一実施例を示すブロック図で第２図
と同一符号は同−又は相当部分を示し、（１５）は出力
ゲートでこの明細書では特殊出力ゲートと称し、（１５
ａ）は′電源電圧である。特殊出力ゲート（１５）を構
成するＮＭ９Ｓ トランジスタとＰＭＯ８トランジスタ
とは第１の電源電圧（上述の例では５Ｖ）よりも高い閾
値電圧（たとえば６Ｖ程度）を有するトランジスタであ
る。
と同一符号は同−又は相当部分を示し、（１５）は出力
ゲートでこの明細書では特殊出力ゲートと称し、（１５
ａ）は′電源電圧である。特殊出力ゲート（１５）を構
成するＮＭ９Ｓ トランジスタとＰＭＯ８トランジスタ
とは第１の電源電圧（上述の例では５Ｖ）よりも高い閾
値電圧（たとえば６Ｖ程度）を有するトランジスタであ
る。
次に動作について説明する。通常の動作時には電源（Ｉ
ｌｌ）、（１２ａ）、（１５ａ）を第１の電圧値（５Ｖ
）に保っておけば、特殊出力ゲー） （１５）は内部バ
ス（１４）から見て高インピーダンスに保たれ、コント
ロール信号（４）、（５）の制御によってレジスタ１（
１）、レジスタ２（２）の内容を内部バス（１４）に出
力する。
ｌｌ）、（１２ａ）、（１５ａ）を第１の電圧値（５Ｖ
）に保っておけば、特殊出力ゲー） （１５）は内部バ
ス（１４）から見て高インピーダンスに保たれ、コント
ロール信号（４）、（５）の制御によってレジスタ１（
１）、レジスタ２（２）の内容を内部バス（１４）に出
力する。
μＲＯＭ又はＰＬＡ（３）の内容を出力したいときはこ
の集積回路をリセットするとコントロール信号（４）、
（５）は論理１１ Ｌ Ｉｌｌになり、トライステート
出力バッファ（１１）、（１２）は高インピーダンス状
態になるので、電源（１５Ｂ） （１１源（ＸＳａ）と
（Ｘｔａ）、（１２ａ）が接続されている場合は電源（
１１ａ）、（１２ａ）も同時に）を上昇すれば（たとえ
ば８ｖに）、特殊出力パラ７７（１５）内のＮＭＯ８ト
ランジスタ及びＰＭＯＳトランジスタは動作状態となり
μＲＯＭ又はＰＬＡ（３）の内容を内部バス（１４）に
読出すことができる。
の集積回路をリセットするとコントロール信号（４）、
（５）は論理１１ Ｌ Ｉｌｌになり、トライステート
出力バッファ（１１）、（１２）は高インピーダンス状
態になるので、電源（１５Ｂ） （１１源（ＸＳａ）と
（Ｘｔａ）、（１２ａ）が接続されている場合は電源（
１１ａ）、（１２ａ）も同時に）を上昇すれば（たとえ
ば８ｖに）、特殊出力パラ７７（１５）内のＮＭＯ８ト
ランジスタ及びＰＭＯＳトランジスタは動作状態となり
μＲＯＭ又はＰＬＡ（３）の内容を内部バス（１４）に
読出すことができる。
なお、上記実施例では特殊出力バッファ（１５）をイン
バータによって実現したものを示したが、特殊出力バッ
ファ（１５）を非反転バッファや他の論理回路によって
実現してもよい。
バータによって実現したものを示したが、特殊出力バッ
ファ（１５）を非反転バッファや他の論理回路によって
実現してもよい。
また、上記実施例ではμＲＯＭ又はＰＬＡの内容を読出
すとして説明したが、入出力パッドや他の出力信号を読
出す場合にもこの発明を適用することができる。
すとして説明したが、入出力パッドや他の出力信号を読
出す場合にもこの発明を適用することができる。
以上のように、この発明によれば、電源電圧の上昇によ
り通常の電源電圧では高インピーダンスを出力する論理
回路を動作させることができて、集積回路の信号線とト
ランジスタの数を減少させることができる。
り通常の電源電圧では高インピーダンスを出力する論理
回路を動作させることができて、集積回路の信号線とト
ランジスタの数を減少させることができる。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来の装置を示すブロック図である。 （１）、（２）はそれぞれレジスタ、（３）はμＲＯＭ
又はＰＬＡ、 （４）、（５）はそれぞれコントロール
信号、（１１）、（１２）Ｆｉそれぞれトライステート
出力バッファ、（１４）は内部バス、（１５）は特殊出
力バック１、（１１ａ）、（１２ａ）、（１５ａ）は電
源電圧。 尚、各図中同一符号は同−又は相当部分を示す。
は従来の装置を示すブロック図である。 （１）、（２）はそれぞれレジスタ、（３）はμＲＯＭ
又はＰＬＡ、 （４）、（５）はそれぞれコントロール
信号、（１１）、（１２）Ｆｉそれぞれトライステート
出力バッファ、（１４）は内部バス、（１５）は特殊出
力バック１、（１１ａ）、（１２ａ）、（１５ａ）は電
源電圧。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 第１の電源電圧により動作する論理回路と、上記第１の
電源電圧よりも高い閾値電圧を有するＭＯＳトランジス
タにより構成された特殊出力ゲートとを備え、通常の動
作時において上記第１の電源電圧が加えられて動作する
ときは、上記特殊出力ゲートは当該特殊出力ゲートが接
続される出力バスから見て高インピーダンス状態に保た
れ、上記特殊出力ゲートを経て上記出力バスへ信号を出
力するときは、上記特殊出力ゲートを構成するＭＯＳト
ランジスタが動作する程度に電源電圧を上昇することを
特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157566A JPS6219942A (ja) | 1985-07-17 | 1985-07-17 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157566A JPS6219942A (ja) | 1985-07-17 | 1985-07-17 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6219942A true JPS6219942A (ja) | 1987-01-28 |
Family
ID=15652481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157566A Pending JPS6219942A (ja) | 1985-07-17 | 1985-07-17 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6219942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62186337A (ja) * | 1986-02-13 | 1987-08-14 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
-
1985
- 1985-07-17 JP JP60157566A patent/JPS6219942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62186337A (ja) * | 1986-02-13 | 1987-08-14 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
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