JPS62186337A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS62186337A JPS62186337A JP61029230A JP2923086A JPS62186337A JP S62186337 A JPS62186337 A JP S62186337A JP 61029230 A JP61029230 A JP 61029230A JP 2923086 A JP2923086 A JP 2923086A JP S62186337 A JPS62186337 A JP S62186337A
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- JP
- Japan
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- rom
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- instruction
- cycle
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
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- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 abstract 2
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、読み出し専用メモ！Ｊ（ＲＯＭ）、等−速呼
び出しメモＩＪ（ＲＡＭ）および中央処理装置（ＣＰＵ
）などを持つ時分割デュアル処理型マイクロコンピュー
タ、詳しくはその検査機能に関するものである。
び出しメモＩＪ（ＲＡＭ）および中央処理装置（ＣＰＵ
）などを持つ時分割デュアル処理型マイクロコンピュー
タ、詳しくはその検査機能に関するものである。
従来の技術
従来、シングルチップ型マイクロコンピュータに内蔵さ
れたＲＯＭの出力テストは、同ＲＯＭのアドレス選択回
路にアドレス情報を入力して同ＲＯＭの出力検査をし、
まだインストラクションＰＬＡの出力テストは、シフト
バラフッ方式がとられ、これらのテストはそれぞれ別々
に行われていた。シフトバッファ方式は、インストラク
ションＰＬＡの出力を、内蔵されたラッチに一度取りこ
み、命令テストの結果をマシンサイクル毎に１つずつ出
力していく方式であり、しだがってＲＯＭテスト及びイ
ンストラクションＰＬＡテストを完了するには長い時間
がかかる。
れたＲＯＭの出力テストは、同ＲＯＭのアドレス選択回
路にアドレス情報を入力して同ＲＯＭの出力検査をし、
まだインストラクションＰＬＡの出力テストは、シフト
バラフッ方式がとられ、これらのテストはそれぞれ別々
に行われていた。シフトバッファ方式は、インストラク
ションＰＬＡの出力を、内蔵されたラッチに一度取りこ
み、命令テストの結果をマシンサイクル毎に１つずつ出
力していく方式であり、しだがってＲＯＭテスト及びイ
ンストラクションＰＬＡテストを完了するには長い時間
がかかる。
発明が解決しようとする問題点
本発明はこのような欠点を除去するもので、チップ内に
わずかな検査回路を付加するだけで、Ｒ○Ｍ出力テスト
並びにインストラクションＰＬＡの出力テストを効率的
に実施するものである。
わずかな検査回路を付加するだけで、Ｒ○Ｍ出力テスト
並びにインストラクションＰＬＡの出力テストを効率的
に実施するものである。
問題点を解決するための手段
本発明はマイクロコンピュータの所定のアドレスのＲＯ
Ｍの出力と、そのＲＯＭの出力データもしくはそれ以前
のアドレスの出力データを内部制御信号として翻訳する
インストラクションＰＬＡの出力とを内部バスを介して
、マシンサイクル毎にテストする機能をそなえたマイク
ロコンピュータである。
Ｍの出力と、そのＲＯＭの出力データもしくはそれ以前
のアドレスの出力データを内部制御信号として翻訳する
インストラクションＰＬＡの出力とを内部バスを介して
、マシンサイクル毎にテストする機能をそなえたマイク
ロコンピュータである。
作 用
本発明によると、ＲＯＭデータが出力されないタイミン
グでインストラクションＰＬＡのテストの出力を内部バ
スに出力するため、ＲＯＭテストと並行して、インスト
ラクションＰＬＡのテストができる。この方式によれば
、インストラクションＰＬＡのテストの出力は内部バス
に出力されるため、従来のシフトバララフ方式に比べ、
短時間でテストできる。また、ＲＯＭテストと並行して
、インストラクションＰＬＡのテストができるためテス
トの効率化、時間短縮が計れる。
グでインストラクションＰＬＡのテストの出力を内部バ
スに出力するため、ＲＯＭテストと並行して、インスト
ラクションＰＬＡのテストができる。この方式によれば
、インストラクションＰＬＡのテストの出力は内部バス
に出力されるため、従来のシフトバララフ方式に比べ、
短時間でテストできる。また、ＲＯＭテストと並行して
、インストラクションＰＬＡのテストができるためテス
トの効率化、時間短縮が計れる。
実施例
第１図は本発明の実施例を示すブロック図、第２図はそ
の動作タイミング図である。第１図、第２図を用い本発
明の一実施例を説明する。
の動作タイミング図である。第１図、第２図を用い本発
明の一実施例を説明する。
ＲＯＭアドレスを１サイクル目のクロックＣＬＫ１のタ
イミングでポート１からアドレスバス２に入力する。そ
して、このＲＯＭのアドレス情報はＲＯＭアドレス選択
回路３に入力される。なお、各クロックＣＬＫ１〜ＣＬ
Ｋ４は２サイクル目以降も同じタイミングで入力される
。ＲＯＭデータは２サイクル目のクロックＣＬＫ１のタ
イミングでデータバス４に出力される。２サイクル目の
クロックＣＬＫ３のタイミングでＲＯＭデータはポート
１に出力されると共にインストラクションＰＬＡｅに入
力される。２サイクル目のクロックＣＬＫ１のタイミン
グでは次のＲＯＭアドレスが入力されている。２サイク
ル目のクロックＣＬＫ３のタイミングでインストラクシ
ョンＰＬＡａに入力されたＲＯＭデータはインストラク
ションＰＬＡ６で内部制御信号に翻訳される。２サイク
ル目のＣＬＫ２のタイミングでポート１から入力された
インストラクションＰＬＡ出力情報はデータバス４を介
して制御回路に入力され、インストラクションＰＬＡｅ
の出力を２サイクル目のクロックＣＬＫａのタイミング
でアドレスバス２とデータバス４に分けて出力し、ポー
ト１に出力される。
イミングでポート１からアドレスバス２に入力する。そ
して、このＲＯＭのアドレス情報はＲＯＭアドレス選択
回路３に入力される。なお、各クロックＣＬＫ１〜ＣＬ
Ｋ４は２サイクル目以降も同じタイミングで入力される
。ＲＯＭデータは２サイクル目のクロックＣＬＫ１のタ
イミングでデータバス４に出力される。２サイクル目の
クロックＣＬＫ３のタイミングでＲＯＭデータはポート
１に出力されると共にインストラクションＰＬＡｅに入
力される。２サイクル目のクロックＣＬＫ１のタイミン
グでは次のＲＯＭアドレスが入力されている。２サイク
ル目のクロックＣＬＫ３のタイミングでインストラクシ
ョンＰＬＡａに入力されたＲＯＭデータはインストラク
ションＰＬＡ６で内部制御信号に翻訳される。２サイク
ル目のＣＬＫ２のタイミングでポート１から入力された
インストラクションＰＬＡ出力情報はデータバス４を介
して制御回路に入力され、インストラクションＰＬＡｅ
の出力を２サイクル目のクロックＣＬＫａのタイミング
でアドレスバス２とデータバス４に分けて出力し、ポー
ト１に出力される。
インストラクションＰＬＡ６の出力は内部バスの本数分
のデータが出力され、残りの出力は次のクロックＣＬＫ
ａのタイミングで出力される。
のデータが出力され、残りの出力は次のクロックＣＬＫ
ａのタイミングで出力される。
第２図は本発明を適用した一実施例のタイミングを示す
図である。クロックＣＬＫ１でＲＯＭ５にアドレス選択
回路３の情報を入力し、クロックＣＬＫ２でインストラ
クシタンＰＬＡテストの出力情報を入力し、クロックＣ
ＬＫ３ではＲＯＭ５から内部バスにＲＯＭデータを出力
すると共にインストラクションＰＬＡ６にも入力され、
クロッ。
図である。クロックＣＬＫ１でＲＯＭ５にアドレス選択
回路３の情報を入力し、クロックＣＬＫ２でインストラ
クシタンＰＬＡテストの出力情報を入力し、クロックＣ
ＬＫ３ではＲＯＭ５から内部バスにＲＯＭデータを出力
すると共にインストラクションＰＬＡ６にも入力され、
クロッ。
りＣＬＫ４ではインストラクションＰＬＡｅから内部バ
スに出力される。
スに出力される。
インストラクションＰＬＡｅのテスト入力は、ＲＯＭ
５の出力データがそのまま用いられるため、新たにポー
ト１から入力する必要がない。また、内部バスにインス
トラクションＰＬＡｅの出力を出すために、従来のシフ
トバッファ方式に比べ短時間でテストできる。ＲＯＭテ
ストと並行してインストラクションＰＬＡのテストをす
るため、インストラクションＰＬＡのテスト時間は特別
に設ける必要がない。たとえば、内部バスを２４本使用
した場合、インストラクションＰＬＡの出力テストのみ
を考えれば、インストラクションＰＬＡの出力を内部バ
スの本数分同時に検査することができるため、従来のシ
フトバッファ方式に比べ時間は１／２４で済み効率が良
くなる。
５の出力データがそのまま用いられるため、新たにポー
ト１から入力する必要がない。また、内部バスにインス
トラクションＰＬＡｅの出力を出すために、従来のシフ
トバッファ方式に比べ短時間でテストできる。ＲＯＭテ
ストと並行してインストラクションＰＬＡのテストをす
るため、インストラクションＰＬＡのテスト時間は特別
に設ける必要がない。たとえば、内部バスを２４本使用
した場合、インストラクションＰＬＡの出力テストのみ
を考えれば、インストラクションＰＬＡの出力を内部バ
スの本数分同時に検査することができるため、従来のシ
フトバッファ方式に比べ時間は１／２４で済み効率が良
くなる。
発明の詳細
な説明したように、本発明によれば、内部バスを介して
ＲＯＭ並びにインストラクションＰＬＡの出力を検査し
、かつＲＯＭテストのサイクル内にインストラクション
ＰＬＡのテストをするため、時間短縮になり、まだ、既
存のバスを使用し、テスト回路も大幅に設ける必要はな
く、時分割デュアル処理シングルチップ型マイクロコン
ピュータのＲＯＭ及びインストラクションＰＬＡのテス
トに大きな効果を上げることができる。
ＲＯＭ並びにインストラクションＰＬＡの出力を検査し
、かつＲＯＭテストのサイクル内にインストラクション
ＰＬＡのテストをするため、時間短縮になり、まだ、既
存のバスを使用し、テスト回路も大幅に設ける必要はな
く、時分割デュアル処理シングルチップ型マイクロコン
ピュータのＲＯＭ及びインストラクションＰＬＡのテス
トに大きな効果を上げることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例のタイミングを示す図である。 １・・・・・・ポート、２・・・・・・アドレスバス、
３・・・・ＲＯＭアドレス選択回路、４・・・・・デー
タバス、６・・・・・・ＲＯＭ、ｅ・・・・・・インス
トラクションＰＬＡ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ／７４フル
本発明の一実施例のタイミングを示す図である。 １・・・・・・ポート、２・・・・・・アドレスバス、
３・・・・ＲＯＭアドレス選択回路、４・・・・・デー
タバス、６・・・・・・ＲＯＭ、ｅ・・・・・・インス
トラクションＰＬＡ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ／７４フル
Claims (1)
- ＲＯＭ、ＲＡＭ及びＣＰＵを持つ時分割デュアル処理型
マイクロコンピュータの所定アドレスのＲＯＭの出力と
、そのＲＯＭの出力データ又は、それ以前のアドレスの
出力データを内部制御信号として翻訳するインストラク
ションＰＬＡの出力とを、内部バスを介してマシンサイ
クル毎に交互にテストする機能をそなえたことを特徴と
するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029230A JPH0664542B2 (ja) | 1986-02-13 | 1986-02-13 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029230A JPH0664542B2 (ja) | 1986-02-13 | 1986-02-13 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62186337A true JPS62186337A (ja) | 1987-08-14 |
| JPH0664542B2 JPH0664542B2 (ja) | 1994-08-22 |
Family
ID=12270419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61029230A Expired - Lifetime JPH0664542B2 (ja) | 1986-02-13 | 1986-02-13 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664542B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6219942A (ja) * | 1985-07-17 | 1987-01-28 | Mitsubishi Electric Corp | 集積回路 |
-
1986
- 1986-02-13 JP JP61029230A patent/JPH0664542B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6219942A (ja) * | 1985-07-17 | 1987-01-28 | Mitsubishi Electric Corp | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664542B2 (ja) | 1994-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |