JPH0664542B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPH0664542B2 JPH0664542B2 JP61029230A JP2923086A JPH0664542B2 JP H0664542 B2 JPH0664542 B2 JP H0664542B2 JP 61029230 A JP61029230 A JP 61029230A JP 2923086 A JP2923086 A JP 2923086A JP H0664542 B2 JPH0664542 B2 JP H0664542B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- rom
- test
- data
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、読み出し専用メモリ（ＲＯＭ）、等速呼び出
しメモリ（ＲＡＭ）および中央処理装置（ＣＰＵ）など
を持つ時分割デュアル処理型のマイクロコンピュータ、
詳しくはその検査機能に関するものである。
しメモリ（ＲＡＭ）および中央処理装置（ＣＰＵ）など
を持つ時分割デュアル処理型のマイクロコンピュータ、
詳しくはその検査機能に関するものである。
従来の技術 従来、シングルチップ型マイクロコンピュータに内蔵さ
れたＲＯＭの出力テストは、同ＲＯＭのアドレス選択回
路にアドレス情報を入力して同ＲＯＭの出力検査をし、
またインストラクションＰＬＡの出力テストは、シフト
バッファ方式がとられ、これらのテストはそれぞれ別々
に行われていた。シフトバッファ方式は、インストラク
ションＰＬＡの出力を、内蔵されたラッチに一度取りこ
み、命令テストの結果をマシンサイクル毎に１つずつ出
力していく方式であり、したがってＲＯＭテスト及びイ
ンストラクションＰＬＡテストを完了するには長い時間
がかかる。
れたＲＯＭの出力テストは、同ＲＯＭのアドレス選択回
路にアドレス情報を入力して同ＲＯＭの出力検査をし、
またインストラクションＰＬＡの出力テストは、シフト
バッファ方式がとられ、これらのテストはそれぞれ別々
に行われていた。シフトバッファ方式は、インストラク
ションＰＬＡの出力を、内蔵されたラッチに一度取りこ
み、命令テストの結果をマシンサイクル毎に１つずつ出
力していく方式であり、したがってＲＯＭテスト及びイ
ンストラクションＰＬＡテストを完了するには長い時間
がかかる。
発明が解決しようとする問題点 本発明はこのような欠点を除去するもので、チップ内に
わずかな検査回路を付加するだけで、ＲＯＭ出力テスト
並びにインストラクションＰＬＡの出力テストを効率的
に実施するものである。
わずかな検査回路を付加するだけで、ＲＯＭ出力テスト
並びにインストラクションＰＬＡの出力テストを効率的
に実施するものである。
問題点を解決するための手段 本発明はマイクロコンピュータの所定のアドレスのＲＯ
Ｍの出力と、そのＲＯＭの出力データもしくはそれ以前
のアドレスの出力データを内部制御信号として翻訳する
インストラクションＰＬＡの出力とをデータバスを介し
て、マシンサイクル毎にテストする機能を備えたマイク
ロコンピュータである。
Ｍの出力と、そのＲＯＭの出力データもしくはそれ以前
のアドレスの出力データを内部制御信号として翻訳する
インストラクションＰＬＡの出力とをデータバスを介し
て、マシンサイクル毎にテストする機能を備えたマイク
ロコンピュータである。
作用 本発明によると、ＲＯＭデータが出力されないタイミン
グでインストラクションＰＬＡのテストの出力をデータ
バスに出力するため、ＲＯＭテストと並行して、インス
トラクションＰＬＡのテストができる。この方式によれ
ば、インストラクションＰＬＡのテストの出力はデータ
バスに出力されるため、従来のシフトバッファ方式に比
べ、短時間でテストできる。また、ＲＯＭテストと並行
して、インストラクションＰＬＡのテストができるため
テストの効率化、時間短縮が計れる。
グでインストラクションＰＬＡのテストの出力をデータ
バスに出力するため、ＲＯＭテストと並行して、インス
トラクションＰＬＡのテストができる。この方式によれ
ば、インストラクションＰＬＡのテストの出力はデータ
バスに出力されるため、従来のシフトバッファ方式に比
べ、短時間でテストできる。また、ＲＯＭテストと並行
して、インストラクションＰＬＡのテストができるため
テストの効率化、時間短縮が計れる。
実施例 第１図は本発明の実施例を示すブロック図、第２図はそ
の動作タイミング図である。第１図、第２図を用い本発
明の一実施例を説明する。
の動作タイミング図である。第１図、第２図を用い本発
明の一実施例を説明する。
ＲＯＭアドレスが１サイクル目のクロックＣＬＫ１のタ
イミングでポート１からアドレスバス２に入力される。
そして、このＲＯＭのアドレスは、ＲＯＭアドレス選択
回路３を経てＲＯＭ５に入力される。なお、各クロック
ＣＬＫ１〜ＣＬＫ４は２サイクル目以降も同じタイミン
グで入力される。
イミングでポート１からアドレスバス２に入力される。
そして、このＲＯＭのアドレスは、ＲＯＭアドレス選択
回路３を経てＲＯＭ５に入力される。なお、各クロック
ＣＬＫ１〜ＣＬＫ４は２サイクル目以降も同じタイミン
グで入力される。
ＲＯＭデータは、クロックＣＬＫ３のタイミングでデー
タバス４に出力される。さらに、クロックＣＬＫ３のタ
イミングで、ＲＯＭデータはポート１に出力されると共
に、インストラクションＰＬＡ６に入力される。クロッ
クＣＬＫ３のタイミングでインストラクションＰＬＡ６
に入力されたＲＯＭデータはインストラクションＰＬＡ
６で内部制御信号に翻訳される。
タバス４に出力される。さらに、クロックＣＬＫ３のタ
イミングで、ＲＯＭデータはポート１に出力されると共
に、インストラクションＰＬＡ６に入力される。クロッ
クＣＬＫ３のタイミングでインストラクションＰＬＡ６
に入力されたＲＯＭデータはインストラクションＰＬＡ
６で内部制御信号に翻訳される。
ＣＬＫ２のタイミングでポート１から入力されたインス
トラクションＰＬＡ出力情報は、データバス４を介して
制御回路７に入力される。
トラクションＰＬＡ出力情報は、データバス４を介して
制御回路７に入力される。
制御回路７の出力とクロックＣＬＫ４のタイミングで、
インストラクションＰＬＡ６の出力が、アドレスバス２
とデータバス４とを介して、ポート１に出力される。イ
ンストラクションＰＬＡ６の出力はデータバスとアドレ
スバスの本数分のデータがクロックＣＬＫ４のタイミン
グで出力され、残りの出力は次のクロックＣＬＫ４のタ
イミングで出力される。
インストラクションＰＬＡ６の出力が、アドレスバス２
とデータバス４とを介して、ポート１に出力される。イ
ンストラクションＰＬＡ６の出力はデータバスとアドレ
スバスの本数分のデータがクロックＣＬＫ４のタイミン
グで出力され、残りの出力は次のクロックＣＬＫ４のタ
イミングで出力される。
第２図は、本発明を適用した、一実施例のタイミング図
である。クロックＣＬＫの順に従って説明する。
である。クロックＣＬＫの順に従って説明する。
クロックＣＬＫ１−ポート１からアドレスバス２を経由
してＲＯＭアドレス選択回路３へＲＯＭアドレスが入力
され、さらにＲＯＭ５へ入力される。
してＲＯＭアドレス選択回路３へＲＯＭアドレスが入力
され、さらにＲＯＭ５へ入力される。
クロックＣＬＫ２−ポート１から、データバス４を経由
して、インストラクションＰＬＡテストの出力情報が、
制御回路７へ入力される。制御回路７の出力はＰＬＡ６
の出力を制御する。
して、インストラクションＰＬＡテストの出力情報が、
制御回路７へ入力される。制御回路７の出力はＰＬＡ６
の出力を制御する。
クロックＣＬＫ３−ＲＯＭデータは、データバス４を経
て、ポート１とインストラクションＰＬＡ６へ入力され
る。インストラクションＰＬＡ６に入力されたＲＯＭデ
ータは、内部制御信号に翻訳される。
て、ポート１とインストラクションＰＬＡ６へ入力され
る。インストラクションＰＬＡ６に入力されたＲＯＭデ
ータは、内部制御信号に翻訳される。
クロックＣＬＫ４−インストラクションＰＬＡ６の出力
はアドレスバス２とデータバス４とにて出力され、それ
ぞれは、さらにポート１に出力され、テストされる。
はアドレスバス２とデータバス４とにて出力され、それ
ぞれは、さらにポート１に出力され、テストされる。
インストラクションＰＬＡ６のテスト入力は、ＲＯＭ５
の出力データがそのまま用いられるため、新たにポート
１から入力する必要がない。また、データバス４にイン
ストラクションＰＬＡ６の出力を出すために、従来のシ
フトバッファ方式に比べ短時間でテストできる。ＲＯＭ
テストと並行してインストラクションＰＬＡのテストを
するため、インストラクションＰＬＡのテスト時間は特
別に設ける必要がない。たとえば、データバスを２４本
使用した場合、インストラクションＰＬＡの出力テスト
のみを考えれば、インストラクションＰＬＡの出力をデ
ータバス本数分同時に検査することができるため、従来
のシフトバッファ方式に比べ時間が１／２４で済み効率
が良くなる。
の出力データがそのまま用いられるため、新たにポート
１から入力する必要がない。また、データバス４にイン
ストラクションＰＬＡ６の出力を出すために、従来のシ
フトバッファ方式に比べ短時間でテストできる。ＲＯＭ
テストと並行してインストラクションＰＬＡのテストを
するため、インストラクションＰＬＡのテスト時間は特
別に設ける必要がない。たとえば、データバスを２４本
使用した場合、インストラクションＰＬＡの出力テスト
のみを考えれば、インストラクションＰＬＡの出力をデ
ータバス本数分同時に検査することができるため、従来
のシフトバッファ方式に比べ時間が１／２４で済み効率
が良くなる。
発明の効果 以上説明したように、本発明によれば、内部バスを介し
てＲＯＭ並びにインストラクションＰＬＡの出力を検査
し、かつＲＯＭテストのサイクル内にインストラクショ
ンＰＬＡのテストをするため、時間短縮になり、また既
存のバスを使用し、テスト回路も大幅に設ける必要はな
く、時分割デュアル処理シングルチップ型マイクロコン
ピュータのＲＯＭ及びインストラクションＰＬＡのテス
トに大きな効果を上げることができる。
てＲＯＭ並びにインストラクションＰＬＡの出力を検査
し、かつＲＯＭテストのサイクル内にインストラクショ
ンＰＬＡのテストをするため、時間短縮になり、また既
存のバスを使用し、テスト回路も大幅に設ける必要はな
く、時分割デュアル処理シングルチップ型マイクロコン
ピュータのＲＯＭ及びインストラクションＰＬＡのテス
トに大きな効果を上げることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例のタイミングを示す図である。 １……ポート、２……アドレスバス、３……ＲＯＭアド
レス選択回路、４……データバス、５……ＲＯＭ、６…
…インストラクションＰＬＡ。
本発明の一実施例のタイミングを示す図である。 １……ポート、２……アドレスバス、３……ＲＯＭアド
レス選択回路、４……データバス、５……ＲＯＭ、６…
…インストラクションＰＬＡ。
Claims (1)
- 【請求項１】所定アドレスのＲＯＭの出力データの値を
複数のビット幅で構成されたデータバスを介して検査す
る第１の手段と、 前記ＲＯＭの出力データを内部制御信号として翻訳する
翻訳手段の出力データを内部バスを介して検査する第２
の手段とを持ち、 前記第１の手段と、前記第２の手段とによる検査を同一
のマシンサイクル内で実行し、 前記翻訳手段により出力され、前記ＲＯＭデータに対応
する命令の実行開始から実行終了まで複数のマシンサイ
クルに分割出力される内部制御信号を、複数のビットで
構成される内部バスを介して１マシンサイクル毎に複数
ビットずつ外部へ出力する手段を備えたマイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029230A JPH0664542B2 (ja) | 1986-02-13 | 1986-02-13 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029230A JPH0664542B2 (ja) | 1986-02-13 | 1986-02-13 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62186337A JPS62186337A (ja) | 1987-08-14 |
| JPH0664542B2 true JPH0664542B2 (ja) | 1994-08-22 |
Family
ID=12270419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61029230A Expired - Lifetime JPH0664542B2 (ja) | 1986-02-13 | 1986-02-13 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664542B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6219942A (ja) * | 1985-07-17 | 1987-01-28 | Mitsubishi Electric Corp | 集積回路 |
-
1986
- 1986-02-13 JP JP61029230A patent/JPH0664542B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62186337A (ja) | 1987-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |