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Die
Erfindung betrifft eine Treiberschaltung für Binärsignale, mit zwei parallelen
Treiberzweigen gemäß dem Oberbegriff
des Patentanspruchs 1. Bevorzugtes, jedoch nicht ausschließliches
Anwendungsgebiet der Erfindung ist die Verstärkung binärer Daten- und/oder Steuersignale
an den Ausgängen von
Digitalbausteinen, insbesondere an den Ausgängen von DRAM-Speicherschaltungen
bzw. zugeordneten Speichercontrollern.
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Eine
Treiberschaltung zur Verstärkung
binärer
Signale, die serielle Bits einer Information darstellen, enthält gewöhnlich steuerbare
Schaltelemente, die von dem zu verstärkenden Binärsignal angesteuert werden,
um einen Ausgangsknoten abhängig vom
Binärzustand
dieses Signals entweder mit einem ersten oder einem zweiten definierten
Logikpotential zu verbinden. Die steuerbaren Schaltelemente können zwei
Ein/Aus-Schalter
sein, vorzugsweise zwei Feldeffekttransistoren (FETs) komplementären Leitungstyps
(ein P-FET und ein N-FET), die über
getrennte Zweige von dem zu verstärkenden Binärsignal angesteuert werden
und welche die Ausgangsstufen der Zweige bilden. Wenn das ansteuernde
Binärsignal
den ersten Binärwert
hat (z.B. "1") hat, ist nur der
erste Schalter (z.B. der P-FET) leitend, um den Ausgangsknoten auf
das erste Logikpotential (z.B. das positivere Potential "H") zu ziehen. Wenn das ansteuernde Binärsignal
den zweiten Binärwert hat
(z.B. "0") hat, ist nur der
zweite Schalter (z.B. der N-FET) leitend, um den Ausgangsknoten
auf das zweite Logikpotential (z.B. das negativere Potential "L") zu ziehen. Während des Übergangs vom einen zum anderen
Binärwert ändert sich
die Leitfähigkeit der
beiden Schalter gegensinnig, wobei vorübergehend beide Schalter mehr
oder weniger leiten. In vielen Fällen
sind den Ausgangsstufen der beiden Treiberzweige jeweils geeignete
Vorverstärker
vorgeschaltet.
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Insbesondere
wenn Treiberschaltungen der vorstehend beschriebenen Art als Ausgangsverstärker eines
Bausteins verwendet werden, um die verstärkten Signale über eine
Leitung an eine Last (Empfänger)
zu senden, erfolgt die durch die Schaltelemente hergestellte Verbindung
des Ausgangsknotens mit dem jeweiligen Logikpotential über jeweils einen
ohmschen Widerstand. Diese Widerstände werden, je nachdem ob sie
zum H- oder zum
L-Potential führen,
als "Pullup-" bzw. "Pulldown"-Widerstand bezeichnet. Die Terminierung
solcher Treiberschaltungen, also der Abschluss der Leitung auf der Last-
bzw. Empfängerseite,
erfolgt dann ebenfalls ohmisch, entweder "unsymmetrisch", d.h. über einen Terminierungswiderstand
nur auf eines der Logikpotentiale, oder "symmetrisch", also über zwei Terminierungswiderstände auf
das H- und das L-Potential. Die Pullup-, Pulldown- und Terminierungswiderstände werden
unter Berücksichtung
des effektiven Wellenwiderstandes der Leitung so bemessen, dass
es möglichst
keine Reflexionen gibt.
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Unvermeidliche
Prozess-Schwankungen bei der Herstellung der Treiberschaltung können bewirken,
dass die Form und die Zeitlage der Flanken beim Durchlaufen der
Treiberschaltung nicht nur von Schaltung zu Schaltung in unterschiedlicher
Weise beeinflusst werden, sondern dass diese Beeinflussung auch
unterschiedlich ist für
Flanken unterschiedlicher Polarität. So können z.B. die Kennlinien der
Schaltelemente in den Ausgangsstufen der beiden Zweige hinsichtlich
ihres Einsatzpunktes (Schaltschwelle) und hinsichtlich ihrer Steilheit
voneinander abweichen. Eine Folge dieser Unsymmetrie kann sein,
dass die Flanken der einen Polarität (z.B. die zum H-Potential
gehenden "steigenden" Flanken) des Ausgangssignals "langsamer" sind, also länger dauern
oder mehr verzögert
sind, als die Flanken der anderen Polarität (z.B. die zum L-Potential gehenden "fallenden" Flanken). Zeitverschiebungs-Unterschiede zwischen
steigenden und fallenden Flanken im Ausgangssignal können ferner
entstehen, wenn auch Vorverstär ker,
die in den beiden Treiberzweigen eingefügt sind, Unsymmetrien aufweisen.
Alle diese Effekte sind insbesondere dann zu befürchten, wenn die Schaltelemente
in den Ausgangsstufen (und auch in den eventuellen Vorverstärkern) FETs
komplementären
Leitungstyps sind.
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Die
besagten Effekte führen
zu einer "Tastverhältnis-Verzerrung" im Ausgangssignal,
d.h. die Amplituden/Zeit-Flächen
von Signalausschlägen
der einen Polarität
(welche z.B. die "1"-Bits darstellen) sind anders als die
Amplituden/Zeit-Flächen
der Signalausschläge
der anderen Polarität
("0"-Bits). Das Verhältnis dieser
Flächen
sollte im Mittel aber gleich 1 sein. Andernfalls ergibt sich ein
unerwünschter
Offset im Empfang der Signale an der Last, der zudem abhängig von
der Zusammensetzung der Bitfolge schwankt.
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Die
Aufgabe der Erfindung besteht darin, eine Treiberschaltung für Binärsignale
so auszubilden, dass das Tastverhältnis (duty cycle) für das getriebene
Signal justiert werden kann. Diese Aufgabe wird erfindungsgemäß durch
die im Patentanspruch 1 angegebenen Merkmale gelöst.
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Demnach
wird die Erfindung realisiert in einer Treiberschaltung, die zwei
Zweigschaltungen enthält,
welche einander parallel zwischen einem Eingangsknoten und einem
Ausgangsknoten geschaltet sind und deren erste eine Ausgangsstufe enthält, die
in Ansprache auf den ersten Binärwert
eines am Eingangsknoten angelegten Binärsignals den Ausgangsknoten über einen
ersten ohmschen Widerstand mit einem ersten Logikpotential verbindet und
deren zweite eine Ausgangsstufe enthält, die in Ansprache auf den
zweiten Binärwert
des am Eingangsknoten angelegten Binärsignals den Ausgangsknoten über einen
zweiten ohmschen Widerstand mit einem zweiten Logikpotential verbindet.
Erfindungsgemäß ist eine
Tastverhältnis-Steuereinrichtung
vorgesehen zum Einstellen der Signallaufzeit vom Eingangsknoten
zur Ausgangsstufe der einen Zweigschaltung relativ zur Signallaufzeit
vom Eingangsknoten zur Ausgangsstufe der anderen Zweigschaltung.
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Durch
die erfindungsgemäß geschaffene Möglichkeit
zur relativen Verschiebung der Signallaufzeiten der beiden Treiberzweige
lässt sich
die Länge
der Überlappungsintervalle
variieren, in denen beide Ausgangsstufen gleichzeitig im "leitenden" Zustand ("EIN"-Zustand) sind, so
dass die Zeitdauer variiert wird, in den der Ausgangsknoten in der
Treiberschaltung über
den jeweiligen Pullup- bzw. Pulldown-Widerstand mit beiden Logikpotentialen
verbunden ist. Gleichzeitig mit dieser Variation werden zwangsläufig Überlappungsintervalle
geschaffen, in denen beide Ausgangsstufen gleichzeitig im "gesperrten" Zustand sind (nichtleitender "AUS"-Zustand), so dass
der Ausgangsknoten in der Treiberschaltung mit keinem der Logikpotentiale
verbunden ist. Bisher waren bei terminierten Systemen alle Anstrengungen
des Designers darauf gerichtet, solche AUS-Überlappungen in Treiberschaltungen
zu vermeiden.
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Die
Erfindung beruht auf der Erkenntnis, dass sich in den Überlappungsintervallen
jeweils ein definierter zeitlicher Verlauf des Potentials am Ausgangsknoten
ergibt. Dieser Verlauf hängt
von mehreren Faktoren ab. Erstens ist der Verlauf davon abhängig, ob
sich im Überlappungsintervall
die leitenden Zustände
der Ausgangsstufen überlappen ("EIN"-Überlappung) oder ob sich die
nichtleitenden Zustände überlappen
("AUS"-Überlappung). Zweitens hängt der
Verlauf von der Art der Terminierung der Treiberschaltung ab. Drittens
ist der Verlauf davon abhängig,
welches Anfangspotential zu Beginn der Überlappung am Ausgangsknoten
vorhanden ist, also ob das Überlappungsintervall
auf eine steigende Flanke oder eine fallende Flanke des Ausgangssignals
fällt.
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So
ist im Intervall einer EIN-Überlappung
zu erwarten, dass sich das Ausgangspotential vom bis dahin existierenden
Pegel zum mittleren Potential (H-L)/2 mit einer Geschwindigkeit ändert, die
größer ist
als wenn die bisher leitende Ausgangs stufe ausgeschaltet und nur
die andere Ausgangsstufe eingeschaltet würde. Dies gilt sowohl für symmetrische
als auch für
unsymmetrische Terminierung.
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Bei
unsymmetrischer Terminierung ist im Intervall einer AUS-Überlappung zu erwarten, dass
das bis dahin existierende Ausgangspotential auf das Terminierungspotential
gezogen wird. Bei symmetrischer Terminierung wird sich im Intervall
einer AUS-Überlappung
das Ausgangspotential vom bis dahin existierenden Logikpotential
(L oder H) zum mittleren Potential (H-L)/2 mit einer Geschwindigkeit ändern, die
kleiner ist als wenn die bisher leitende Ausgangsstufe ausgeschaltet
und nur die andere Ausgangsstufe eingeschaltet würde.
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Durch
Wahl der Richtung und des Maßes
der relativen Verschiebung der Signallaufzeiten für die beiden
Treiberzweige lässt
sich in einfacher und überraschender
Weise das Tastverhältnis
im Ausgangssignal gezielt beeinflussen. So kann man ein existierendes
Tastverhältnis,
das ungleich 1 ist, dem Wert 1 annähern, indem man die Verschiebungsrichtung
so wählt,
dass die EIN-Überlappungen
an den Stellen der "langsameren" Flanken verfrüht erscheinen,
um diese Flanken dem Beginn dieser Überlappungen auf ihrem Weg
zum Mitte-Potential zu "beschleunigen". Die AUS-Überlappungen
liegen dann zwangsläufig
an den Stellen der "weniger
langsamen" Flanken,
so dass diese Flanken entweder nicht verfrüht gestartet werden (im Falle
unsymmetrischer Terminierung) oder zwar verfrüht gestartet, aber zum Mitte-Potential
nicht beschleunigt sondern vielmehr verlangsamt werden (im Falle
symmetrischer Terminierung). Das Maß der Überlappung kann dann gewünschtenfalls
so gewählt
werden, dass sich ein Tastverhältnis
von genau gleich 1 ergibt.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Unteransprüchen gekennzeichnet. So kann
die erfindungsgemäße Tastverhältnis-Steuereinrichtung
problemlos in die Layouts bekannter Treiberschaltungen eingesetzt
werden, die zur Ein stellung der Flankensteilheit in jedem der beiden Zweige
mehrere parallele Ausgangstreiber mit zeitlich gestaffelter Ansteuerung
enthalten. Diese interne Zeitstaffelung innerhalb der Zweige wird
durch die erfindungsgemäße Tastverhältnis-Steuereinrichtung nicht
beeinflusst.
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Zur
Erläuterung
der Erfindung werden nachstehend verschiedene Ausführungsbeispiele
anhand von Zeichnungsfiguren beschrieben.
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1 zeigt
das Schaltbild einer einfachen Treiberschaltung mit erfindungsgemäßer Tastverhältnis-Steuereinrichtung;
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2 zeigt
das Schaltbild einer Treiberschaltung, die mehrere parallele, zeitgestaffelt
angesteuerte Ausgangsstufen in jedem der beiden Zweige und eine
erfindungsgemäßen Tastverhältnis-Steuereinrichtung
enthält.
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Die
Treiberschaltung nach 1 besteht aus zwei parallelen
Zweigen zwischen einem Eingangsknoten X und einem Ausgangsknoten
Y. Der "obere" Zweig in 1 enthält eine
Ausgangsstufe 15, die einen P-FET 16 aufweist,
dessen Kanal (Source-Drain-Strecke)
in Reihe mit einem Pullup-Widerstand 17 zwischen den Ausgangsknoten
Y und eine Quelle eines ersten Logikpotentials H geschaltet ist. Der "untere" Zweig enthält eine
Ausgangsstufe 25, die einen N-FET 26 aufweist,
dessen Kanal (Source-Drain-Strecke) in Reihe mit einem Pulldown-Widerstand 27 zwischen
den Ausgangsknoten Y und eine Quelle eines zweiten Logikpotentials
L geschaltet ist, das negativer als das H-Potential ist. Der Ausgangsknoten
Y kann z.B. einer der äußeren Datenanschlüsse eines
auf einem Chip integrierten Bausteins wie z.B. eines DRAM-Speicherbausteins
sein.
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Im
Betrieb ist der Ausgangsknoten Y über eine Leitung 31 mit
irgendeiner Last verbunden, die als Block 30 dargestellt
ist und z.B. eine Empfangsschaltung in einem anderen Baustein, etwa
in einem Speichercontroller, sein kann. An der Last 30 ist
die Leitung 31 ohmisch terminiert. Hierzu sind verschiedene
Terminierungsarten gebräuchlich,
wie im unteren Teil der 1 gezeigt. Bei symmetrischer
Terminierung ist die Leitung 31 über jeweils einen ohmschen
Terminierungswiderstand 32 bzw. 33 mit dem H-Potential
und dem L-Potential verbunden. Bei unsymmetrischer Terminierung
ist die Leitung über
einen Terminierungswiderstand 32 oder 33 mit nur
einem der Potentiale (H oder L) verbunden; die Ausgangsstufen 15 und 25 bilden
dann im gezeigten Fall einen sogenannten "Pseudo-Open-Drain"-Verstärker.
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Die
FETs 16 und 26 in den beiden Ausgangsstufen bilden
zwei steuerbare Schalter, deren Leitfähigkeit vom Potential V1 bzw.
V2 am jeweiligen Gate abhängt.
Der P-FET 16 ist nichtleitend, also im "AUS"-Zustand,
wenn sein Gatepotential V1 nahe dem Wert H ist. Wenn sich das Potential
V1 in Richtung zum Potential L ändert,
dann leitet der P-FET 16 ab einem Schwellenwert H – V1 = Vth in zunehmendem Maß bis zum vollständigen Einschalten ("EIN"-Zustand). In einer
komplementären
Weise ist der N-FET 26 nichtleitend, wenn sein Gatepotential V2
nahe dem Wert L ist; wenn sich V2 in Richtung zum Potential H ändert, dann
leitet der N-FET 26 ab einem Schwellenwert L + V1 = Vth in zunehmendem Maß bis zum vollständigen Einschalten.
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Im
Betrieb wird am Eingangsknoten X ein binäres Eingangssignal Vx empfangen, das eine Folge von Bits repräsentiert,
indem es zwischen zwei diskreten Pegeln wechselt, um die Binärwerte "0" und "1" darzustellen.
Diese beiden Pegel sind im Wesentlichen gleich den Logikpotentialen
H und L. Der Eingangsknoten X ist über jeweils einen Signalpfad
im oberen und unteren Zweig mit den Gates der beiden FETs 16 und 26 verbunden.
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Gemäß der Erfindung
ist im Signalpfad jedes Zweiges eine steuerbare Verzögerungseinrichtung 11 bzw. 21 eingefügt, deren
Verzögerungszeit τ1 bzw. τ2 durch ein
Steuersignal C1 bzw. C2 variiert werden kann. Optional können in
den Signalpfaden jeweils ein oder mehrere Vorverstärkerstufen
vorgesehen sein, z.B. vor und/oder hinter den Verzögerungseinrichtungen.
In der 1 ist für
jeden Zweig ein solcher Vorverstärker 12 bzw. 22 innerhalb
gestrichelter Umrahmung eingezeichnet.
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Für die Beschreibung
sei vorerst der Fall betrachtet, dass die Vorverstärker 12 und 22 nicht
vorhanden sind. Ferner sei zunächst
angenommen, dass die Verzögerungszeiten τ1 und τ2 einander gleich
sind (τ1
= τ2). In
diesem Fall erreicht das Eingangssignal Vx die
Gates der beiden komplementären
FETs 16 und 27 gleichzeitig, so dass diese FETs genau
synchron angesteuert werden. Eine "steigende" (von L nach H gehende) Flanke des Eingangssignals
Vx bewirkt also, dass der N-FET 26 von
seinem AUS-Zustand in seinen EIN-Zustand übergeht, während der P-FET 16 gleichzeitig
von seinem EIN-Zustand in seinen AUS-Zustand übergeht; somit wird das Potential
Vy am Ausgangsknoten Y vom Wert H auf den
Wert L gezogen, wobei sich die EIN-Zustände beider FETs vorübergehend
für eine
gewisse Zeit überlappen
können.
Eine "fallende" (von H nach L gehende)
Flanke des Eingangssignals Vx bewirkt, dass
der P-FET 16 von seinem AUS-Zustand in seinen EIN-Zustand übergeht,
während
der N-FET 26 gleichzeitig von seinem EIN-Zustand in seinen AUS-Zustand übergeht;
somit wird das Potential Vy am Ausgangsknoten
Y vom Wert L auf den Wert H gezogen, wobei sich auch hier die EIN-Zustände beider
FETs vorübergehend
für eine
gewisse Zeit überlappen
können.
Das Ausgangssignal Vy ist also eine invertierte
Version des Eingangssignals Vx.
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Der
Idealfall ist, dass die Kennlinien der beiden FETs genau symmetrisch
zueinander sind (gleicher Betrag der Schwellenspannung Vth und genaue Punktsymmetrie der Form der
P-FET-Kennlinie
gegenüber
der Form der N-FET-Kennlinie). Die beiden Treiberstufen arbeiten
dann genau komplementär-symmetrisch:
In der steigenden Flanke und in der fallenden Flanke ergibt sich
jeweils die gleiche Überlappungszeit
der EIN-Zustände
beider FETs, die AUS-Zustände
der beiden FETs überlappen
sich weder bei der steigenden Flanke noch bei der fallenden Flanke,
und alle Flanken des Eingangssignals Vx bilden
sich mit gleicher Übertragungs-Charakteristik
sowohl hinsichtlich ihrer Form als auch hinsichtlich ihrer Verzögerung in
den Flanken des Ausgangssignals Vy ab.
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Wie
weiter oben beschrieben, ist die ideale Kennlinien-Symmetrie in
der Praxis nicht immer zu erreichen, was zu den erwähnten Tastverhältnis-Verzerrungen
im Ausgangssignal Vy führt. Diese Verzerrungen können mittels
der steuerbaren Verzögerungseinrichtungen 11 und 12 korrigiert
werden, indem die Verzögerungszeiten τ1 und τ2 auf unterschiedliche
Werte eingestellt werden. Je größer der Betrag
|Δτ| = |τ1 – τ2| der relative
Verschiebung ist, desto länger
ist die Überlappungsdauer
der EIN-Zustände
beider FETs an allen Flanken einer bestimmten Polarität, wobei
sich gleichzeitig auch die Dauer entstehender AUS-Überlappungen
an allen Flanken der anderen Polarität verlängert. Von der Richtung der
relativen Verschiebung, also vom Vorzeichen des Ausdrucks Δτ = τ1 – τ2, hängt es ab,
an welche Flankenpolarität
den verlängerten
EIN-Überlappungen zugeordnet
wird und welche Flankenpolarität
den AUS-Überlappungen
zugeordnet wird.
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Da,
wie weiter oben beschrieben, die EIN-Überlappungen die Flankengeschwindigkeit
anders beeinflussen als die AUS-Überlappungen,
wird sich also das Tastverhältnis
im Ausgangssignal Vy als Funktion der relativen
Verschiebung Δτ ändern. Wie ebenfalls
beschrieben wurde, hängt
es von der Terminierung ab, wie diese Funktion aussieht. Die Funktion
kann von Fall zu Fall empirisch ermittelt werden. Eine Vorauskenntnis
dieser Funktion ist aber eigentlich nicht notwendig. In der Praxis
kann es genügen, beim
Anlegen eines Eingangssignals Vx die relative Verschiebung über einen
Stellbereich zwischen einem negativen und einem positiven Extremwert
zu variieren, dabei das Tastverhältnis
des Ausgangssignals Vy zu messen und dann
das Verschiebungsmaß Δτ auf denjenigen
Wert festzulegen, bei welchem sich das gewünschte Tastverhältnis (z.B.
=1) ergibt. Dies kann über
einen automatischen Regelkreis erfolgen, z.B. in einer Justierphase
bei Initialisierung des Bausteins, der die Treiberschaltung enthält. Hierbei
kann ein genormtes Eingangssignal Vx angelegt werden,
z.B. eine Folge regelmäßig wechselnder
Binärpegel
entsprechend der Binärziffernfolge "010101...".
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Die
Wirkungsweise und der angestrebte Erfolg der erfindungsgemäßen Tastverhältnis-Steuereinrichtung 11, 12 ergeben
sich in der beschriebenen Weise natürlich auch dann, wenn in jedem
Zweig der Treiberschaltung ein oder mehrere Vorverstärker eingefügt sind,
egal wie diese Vorverstärker
im einzelnen ausgebildet sind. In der 1 sind als
Beispiel zwei gebräuchliche
Vorverstärker 12 und 22 dargestellt,
die jeweils einen P-FET und einen N-FET enthalten, deren Gates vom
zu verstärkenden
Binärsignal
angesteuert werden und die so zwischen dem ersten und zweiten Logikpotential
H und L angeordnet sind, dass der Verstärkerausgang abhängig vom Binärwert des
ansteuernden Signals entweder auf H oder auf L gezogen wird. Im
gezeigten Fall sind diese Verstärker
einfache CMOS-Verstärker. Auch
in den Vorverstärkern
kann es Unsymmetrien geben, die zur Tastverhältnis-Verzerrung im Ausgangssignal
Vy beitragen. Da die Tastverhältnis-Steuereinrichtung 11, 12 jedoch
das am Ende resultierende Tastverhältnis im Ausgangssignal Vy beeinflusst, ungeachtet der Quelle der
Tastverhältnis-Verzerrungen,
ist der technische Erfolg der Erfindung unabhängig von der Anzahl und der
Qualität
eventuell vorhandener Vorverstärker.
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Wie
bereits weiter oben erwähnt,
kann eine erfindungsgemäße Tastverhältnis-Steuereinrichtung mit
Vorteil auch in Treiberschaltungen eingesetzt werden, die in jedem
der beiden Zweige mehrere parallele Ausgangstreiber mit zeitlich
gestaffelter Ansteuerung enthalten. Derartige Treiberschaltungen sind
an sich bekannt, und eine erfindungsgemäße Ausstattung einer solchen
Treiberschaltung ist in 2 dargestellt. In dieser Figur
sind für
P-FETs, N-FETs, das H-Potential und das L-Potential die gleichen
Schaltungssymbole wie in 1 gezeichnet wie in 1.
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Beim
Ausführungsbeispiel
nach 2 enthält
die Ausgangsstufe jedes der beiden Zweige drei Ausgangstreiber.
Im oberen Zweig sind es die drei Treiber 15a, 15b und 15c,
deren Ausgänge
mit dem Ausgangsknoten Y verbunden sind und deren jeder so ausgebildet
sein kann wie die in 1 gezeigte Ausgangsstufe 15.
Im unteren Zweig sind drei Ausgangstreiber 25a, 25b und 25c vorgesehen,
deren Ausgänge
mit dem Ausgangsknoten Y verbunden sind und deren jeder so ausgebildet
sein kann wie die in 1 gezeigte Ausgangsstufe 25.
Der Ausgangsknoten Y ist im Betrieb über eine Leitung 31 mit
einer terminierenden Last 30 verbunden, wie bei der Ausführungsform
nach 1.
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Die "Treiberstärke" der Ausgangstufen
wird bestimmt durch die Stärke
und Anzahl der innerhalb der Stufe wirksamen Ausgangstreiber. Durch
zeitgestaffelte Ansteuerung der Treiber innerhalb der Stufe wird
erreicht, dass die Treiber bei jeder Flanke des Ansteuersignals
nicht gleichzeitig sondern schrittweise nacheinander leitend bzw.
gesperrt werden, so dass die effektive Treiberstärke der Stufe schrittweise
zunimmt bzw. abnimmt. Hierdurch erscheinen die Flanken im Ausgangssignal
gleichsam tiefpass-gefiltert, um die Frequenzbandbreite des Ausgangssignals
zu reduzieren.
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Um
diese zeitgestaffelte Ansteuerung zu bewirken, befindet sich im
Ansteuerpfad jedes der Ausgangstreiber 15a, 15b, 15c und 25a, 25b, 25c (also in
dem zum Gate des betreffenden FET führenden Signalpfad) ein einstellbares
[??] Verzögerungsglied 13a, 13b, 13c bzw. 23a, 23b, 23c.
Optional kann zwischen jedem dieser Verzögerungsglieder und dem zugeordneten
Ausgangstreiber jeweils ein Vorverstärker 14a, 14b, 14c bzw. 24a, 24b, 24c angeordnet sein.
Dies ist an sich bekannt, wobei eine Steuereinrichtung vorgesehen
ist, um die jeweils gewünschte Staffelung
der Verzögerungszeiten τa, τb, τc der drei Verzögerungsglieder 13a, 13b, 13c im
oberen Zweig einzustellen und in gleichsinniger Weise die selben Verzögerungszeiten τa, τb, τc der drei
Verzögerungsglieder 23a, 23b, 23c im
unteren Zweig einzustellen. Die Anzahl der Ausgangstreiber in jedem
Zweig (und somit die Anzahl der zugeordneten Verzögerungsglieder)
kann auch anders sein, als in der 2 dargestellt;
vorzugsweise ist in jedem Zweig eine ungerade Anzahl von gestaffelt
angesteuerten Ausgangstreibern vorgesehen.
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Die
erfindungsgemäße Tastverhältnis-Steuereinrichtung
sorgt hingegen für
die Einstellung der Zeitlage des Ansteuersignals im oberen Zweig
relativ zur Zeitlage des Ansteuersignals im unteren Zweig. In der
Treiberschaltung nach 2 ist die Tastverhältnis-Steuereinrichtung
durch die beiden zusätzlich vorgesehenen
und getrennt steuerbaren Verzögerungseinrichtungen 11 und 21 gebildet,
deren erste im oberen Zweig vor dem Knoten angeordnet ist, wo sich
dieser Zweig unterverzweigt in die drei Signalpfade, die über die "zeitstaffelnden" Verzögerungsglieder 13a, 13b, 13c zu
den Ausgangstreibern 15a, 15b, 15c führen. Die
andere Verzögerungseinrichtung 21 ist
im unteren Zweig vor dem Knoten angeordnet, an dem sich dieser Zweig
unterverzweigt in die drei Signalpfade, die über die "zeitstaffelnden" Verzögerungsglieder 23a, 23b, 23c zu
den Ausgangstreibern 25a, 25b, 25c führen. Jeder
dieser Verzögerungseinrichtungen 11 und 21 kann
optional ein Vorverstärker 12 bzw. 22 nachgeschaltet
sein.
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Durch
die Einstellungen der Tastverhältnis-Steuereinrichtung 11, 21 in
der Schaltung nach 2 werden Tastverhältnis-Verzerrungen im Ausgangssignal
Vy genau so korrigiert, wie es anhand der 1 beschrieben
wurde. Die interne Zeitstaffelung innerhalb der Zweige wird hierbei
nicht verändert,
so dass der gewünschte "Tiefpass"-Effekt dieser Zeitstaffelung
erhalten bleibt.