DE69826595T2

DE69826595T2 - Symmetrischer Leitungstreiber

Info

Publication number: DE69826595T2
Application number: DE69826595T
Authority: DE
Inventors: Remi Gerber; Viry Chea Chan
Original assignee: Atmel Nantes SA
Current assignee: Microchip Technology Nantes
Priority date: 1997-08-11
Filing date: 1998-08-07
Publication date: 2005-10-20
Anticipated expiration: 2018-08-08
Also published as: FR2767243B1; EP0899921B1; US6111432A; FR2767243A1; DE69826595D1; EP0899921A1

Description

Die vorliegende Erfindung betrifft eine symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals.
Die derzeitigen Datenverarbeitungssysteme ermöglichen es, die Verarbeitung immer größerer Datenmengen zu übernehmen.
Während diese Daten qualitativ nach einer Binärcodierung codiert sind, wobei die entsprechenden Verarbeitungen im Wesentlichen auf einer ersten Verarbeitungsstufe auf logische und dann auf einer zweiten Verarbeitungsstufe auf semantische, lexikalische oder numerische Funktionen zurückgreifen, können alle diese komplizierten Funktionen nur mit logischen Signalen durchgeführt werden, deren analoge Toleranzen, Spannungswerte, Stromwerte, Anstiegs- und/oder Abfallzeiten beim Umschalten kalibriert und in genau festgelegten, annehmbaren Toleranzbereichen gehalten werden.
Dies gilt insbesondere für die Übertragung dieser Signale oder zumindest für ihre Wegleitung zwischen den verschiedenen integrierten Schaltkreisstufen oder zwischen verschiedenen integrierten Schaltkreisen, die z. B. die oben genannten Funktionen der zweiten Stufe in einem bestimmten Datenverarbeitungssystem übernehmen.
Die Druckschrift WO 84/02620 offenbart einen Schaltkreis zum Umschalten eines logischen Signals sowie die Unsymmetrie, die bei dem Umschalten auftreten kann. In dieser Druckschrift wird vorgeschlagen, dieses Problem durch eine Änderung des Empfängers zu lösen.
Aufgabe der vorliegenden Erfindung ist es, eine symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals einzusetzen, die es insbesondere erlaubt, eine derartige Signalübertragung zu übernehmen und dabei eine Dämpfung der bei dieser Übertragung durch die Unzulänglichkeit der herkömmlichen Schaltkreise mit dem Kennwiderstand der verwendeten Übertragungsleitung verursachten Rückstrahlungen hervorzurufen.
Eine andere Aufgabe der vorliegenden Erfindung ist der Einsatz einer symmetrischen Anpassvorrichtung zum Umschalten, die es ermöglicht, sowohl statisch als auch dynamisch gesehen eine Umschaltanpassung der von den diese Umschaltungen bildenden Übergängen übertragenen logischen Signale zu übernehmen.
Eine andere Aufgabe der vorliegenden Erfindung ist auch der Einsatz einer symmetrischen Anpassvorrichtung zum Umschalten, die es außerdem ermöglicht, eine Symmetrie der Wellenformen im Verhältnis zu der Umschaltrichtung logisches oberes Niveau/logisches unteres Niveau oder umgekehrt beizubehalten.
Eine andere Aufgabe der vorliegenden Erfindung ist auch der Einsatz einer symmetrischen Anpassvorrichtung zum Umschalten, die für kurze – einige Zentimeter lange – oder lange – einige Meter lange – Übertragungsleitungen verwendbar ist.
Die erfindungsgemäße symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals, bei der das Umschalten dieses logischen Signals zwischen einem oberen und einem unteren logischen Niveau oder umgekehrt eintritt, gibt ein logisches Signal, das mit diesem logischen Signal in Phase angepasst ist, und ein im Wesentlichen konstantes Signal an einer hochohmigen Ausgangsklemme ab. Sie ist dadurch bemerkenswert, dass sie in Kaskade geschaltet mindestens Folgendes umfasst: ein Modul zum Steuern der Übertragung oder Nichtübertragung durch diese Anpassvorrichtung, wobei dieses Steuermodul an einer ersten Eingangsklemme dieses logische Signal und an einer zweiten Eingangsklemme ein logisches Steuersignal empfängt und ein erstes und ein zweites asymmetrisches Umschaltsteuersignal abgibt, wobei das erste Umschaltsteuersignal des logischen oberen Niveaus auf das logische untere Niveau oder umgekehrt eine Abstiegs- bzw. Anstiegszeit aufweist, die größer ist als die des zweiten Umschaltsteuersignals, wobei an dieses Steuermodul ein Umschaltmodul des bistabilen Typs angeschlossen ist, welches das erste und das zweite Umschaltsteuersignal empfängt und an einer Ausgangsklemme, welche die Ausgangsklemme der symmetrischen Anpassvorrichtung bildet, entweder das logische Signal, das in Phase mit dem logischen Signal für einen ersten logischen Wert des logischen Steuersignals angepasst ist, oder für einen ergänzten Wert. dieses ersten logischen Werts des Steuersignals das im Wesentlichen konstante Signal an der hochohmigen Ausgangsklemme abgibt.
Die erfindungsgemäße symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals findet ihre Anwendung in der Industrie der integrierten Schaltkreise, insbesondere in der CMOS-Technologie.
Nach Durchlesen der Beschreibung und Betrachtung der nachstehenden Zeichnungen wird sie besser verständlich werden.
1 stellt ein Blockschaltbild der erfindungsgemäßen symmetrischen Anpassvorrichtung dar.
2 stellt als nicht einschränkendes Beispiel eine Ausführungsform in CMOS-Technologie der in 1 dargestellten erfindungsgemäßen symmetrischen Anpassvorrichtung dar.
3a und 3b stellen ein Zeitdiagramm des Stromverbrauchs des Umschaltmoduls des bistabilen Typs, das in CMOS-Technologie ausgebildet ist, bei einer Umschaltung dar.
4a und 4b stellen ein Zeitdiagramm der Umschaltungen logisches unteres Niveau/logisches oberes Niveau des logischen Signals und des angepassten logischen Signals, das von der symmetrischen Anpassvorrichtung übertragen wird, jeweils des ersten und des zweiten entsprechenden asymmetrischen Umschaltsteuersignals dar.
5a und 5b stellen ein Zeitdiagramm der Umschaltungen logisches unteres Niveau/logisches oberes Niveau des angepassten logischen Signals, das von der symmetrischen Anpassvorrichtung übertragen wird, jeweils des ersten und des zweiten entsprechenden asymmetrischen Umschaltsteuersignals dar.
6a und 6b stellen ein Zeitdiagramm der Umschaltungen logisches unteres Niveau/logisches oberes Niveau, bzw. oberes/unteres Niveau, eines logischen Signals mittels einer symmetrischen Anpassvorrichtung, die mit einer spezifischen Übertragungsleitung ausgestattet ist, an der Verbindung zwischen Ausgang der Anpassvorrichtung, Übertragungsleitung und Ende der Übertragungsleitung dar.
7a und 7b stellen ein Zeitdiagramm der Umschaltungen logisches unteres Niveau/logisches oberes Niveau, bzw. oberes/unteres Niveau, eines logischen Signals dar, das auf einer Übertragungsleitung übertragen wird, die mit der Leitung identisch ist, die in dem Anwendungsfall von
6a und 6b verwendet wird, ohne die erfindungsgemäße symmetrische Anpassvorrichtung, an dem Leitungseingang und dem Leitungsende.
Die erfindungsgemäße symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals soll nun mit Bezug auf 1 und die folgenden Figuren beschrieben werden.
Im Allgemeinen sei daran erinnert, dass das Umschalten des logischen Signals, das von der erfindungsgemäßen symmetrischen Anpassvorrichtung zum Umschalten übertragen wird, zwischen einem logischen oberen Niveau und einem logischen unteren Niveau oder umgekehrt eintritt, wobei diese Vorrichtung somit ein logisches Signal, das in Phase mit dem ursprünglichen logischen Signal angepasst ist, oder aber ein im Wesentlichen konstantes Signal an einer hochohmigen Ausgangsklemme abgibt. Somit gibt die erfindungsgemäße symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals auf herkömmliche Art und Weise an ihrer Ausgangsklemme entweder das logische Signal, das in Phase mit dem ursprünglichen logischen Signal angepasst ist, oder das im Wesentlichen konstante Signal ab, wobei sich die Ausgangsklemme dann in einem hochohmigen Zustand befindet, wobei diese Vorrichtung somit die Merkmale einer dreiphasigen Vorrichtung aufweist.
Wie in 1 dargestellt, umfasst die erfindungsgemäße symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals dazu ein Modul 1 zum Steuern der Übertragung oder Nichtübertragung des ursprünglichen logischen Signals durch die Anpassvorrichtung. Dieses Steuermodul 1 empfängt an einer ersten Eingangsklemme das mit DIN bezeichnete ursprüngliche logische Signal und an einer zweiten Eingangsklemme ein mit CTR bezeichnetes logisches Steuersignal. Das Modul 1 zum Steuern der Übertragung gibt ein erstes und ein zweites asymmetrisches Umschaltsteuersignal ab, das für das erste asymmetrische Umschaltsignal mit scc₁ und für das zweite asymmetrische Umschaltsignal mit scc₂ bezeichnet wird.
Nach einem besonders beachtenswerten Merkmal der erfindungsgemäßen symmetrischen Anpassvorrichtung zum Umschalten eines logischen Signals weist das erste Umschaltsteuersignal scc₁ eine Abstiegs-, bzw. Anstiegszeit auf, die größer ist als diejenige des zweiten Umschaltsteuersignals scc₂.
Außerdem umfasst die erfindungsgemäße symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals ein Umschaltmodul 2 des bistabilen Typs, welches das erste und zweite Umschaltsteuersignal, scc₁ bzw. scc₂, empfängt, und gibt an einer Ausgangsklemme, welche die Ausgangsklemme der erfindungsgemäßen symmetrischen Anpassvorrichtung zum Umschalten eines logischen Signals bildet, entweder das logische Signal, das in Phase mit dem logischen Signal angepasst ist, für einen ersten logischen Wert des logischen Steuersignals oder für einen ergänzten Wert dieses ersten logischen Werts des logischen Steuersignals das im Wesentlichen konstante Signal an der hochohmigen Ausgangsklemme ab.
Im Allgemeinen wird darauf hingewiesen, dass das Umschaltmodul 2 des bistabilen Typs von einem Umschaltelement des Typs CMOS-P, welches in 1 das Bezugszeichen B₁ trägt, und einem Umschaltelement des Typs CMOS-N, das in 1 das Bezugszeichen B₂ trägt, ausgehend in CMOS-Technologie ausgebildet ist. Es wird insbesondere darauf hingewiesen, dass der asymmetrische Aufbau des ersten und des zweiten Umschaltsteuersignals scc₁ und scc₂ angepasst ist, um die Unterschiede der Umschaltzeitparameter der beiden Umschaltelemente der Umschaltelemente des mit B₁ gekennzeichneten Typs CMOS-P und des mit B₂ gekennzeichneten Typs CMOS-N zu berücksichtigen, um eben ausgangsseitig ein im Wesentlichen sowohl bezüglich der Umschaltung logisches oberes Niveau/logisches unteres Niveau als auch umgekehrt symmetrisches Ausgangssignal DOUT erhalten zu können, wie es später in der Beschreibung beschrieben werden soll.
Es versteht sich insbesondere, dass das Umschaltelement des Typs CMOS-P B₁ je nach den Merkmalen der Ausgangsleitung von einem CMOS-Transistor des Typs P mit angepasster Kanalbreite ausgebildet werden kann, während das CMOS-Umschaltelement des Typs N B₂, wie es nachstehend in der Beschreibung beschrieben werden soll, mittels einer Gruppe von CMOS-Transistoren des Typs N ausgebildet wird, deren Merkmale, insbesondere die Kanalbreite, angepasst sind, um die relativen Umschaltmerkmale, sowohl für Umschaltimpedanz als auch für Anstiegs- oder Abstiegszeit bei der Umschaltung von dem logischen unteren Niveau auf das logische obere Niveau, bzw. von dem logischen oberen Niveau auf das logische untere Niveau, zu erhalten, die im Wesentlichen mit denen des oben genannten Umschaltelements B₁ vergleichbar sind.
Somit ergibt sich die symmetrische Beschaffenheit der erfindungsgemäßen symmetrischen Anpassvorrichtung zum Umschalten eines logischen Signals aus dem Einsatz einerseits der oben genannten asymmetrischen Steuersignale scc₁ und scc₂ sowie andererseits der spezifischen Umschaltelemente B₁ und B₂.
Weiterhin mit Bezug auf dieselbe 1 soll nun eine ausführlichere Beschreibung des Steuermoduls 1 gegeben werden.
In der oben genannten Figur umfasst das Steuermodul 1 mindestens eine logische NICHT-UND-Schaltung 10, die an einem ersten logischen Eingang das ursprüngliche logische Signal und an einem zweiten Eingang ein logisches Verdopplungssignal des logischen Steuersignals CTR empfängt, das dazu mit CTR* bezeichnet wird. Es versteht sich insbesondere, dass man, wie es nachstehend in der Beschreibung beschrieben werden soll, das logische Verdopplungssignal des logischen Steuersignals CTR von diesem zu der Verzögerungszeit der elektronischen Übertragungsschaltungen ausgehend erhalten kann. Somit gibt die Ausgangsklemme der logischen NICHT-UND-Schaltung 10 ein erstes Zwischenumschaltsteuersignal ab, das dazu mit iscc₁ bezeichnet wird.
Wie in Fig. dargestellt, umfasst das Modul 1 zum Steuern der Übertragung außerdem auch eine logische NICHT-ODER-Schaltung mit dem Bezugszeichen 11 und einen ersten Umkehrer 12, der das logische Steuersignal CTR empfängt und ein umgekehrtes logisches Steuersignal abgibt, das dazu mit CTR bezeichnet wird. Die logische NICHT-ODER-Schaltung 11 empfängt außerdem an einem ersten logischen Eingang das ursprüngliche logische Signal DIN und an einem zweiten logischen Eingang das umgekehrte logische Steuersignal CTR und gibt demnach ein zweites logisches Zwischenumschaltsteuersignal ab, das dazu mit iscc₂ bezeichnet wird.
Außerdem umfasst das Steuermodul 1 einen zweiten Umkehrer 13, der das umgekehrte logische Steuersignal CTR empfängt und das logische Verdopplungssignal des logischen Steuersignals CTR* abgibt. Es versteht sich somit, dass nach zwei Umkehrungen über die Umkehrer 12 und 13 das logische Verdopplungssignal des logischen Steuersignals CTR* mit dem logischen Steuersignal CTR in Phase ist, jedoch um eine Zeitdauer verschoben, die der Übertragungszeit durch die beiden oben genannten Umkehrer 12 und 13 entspricht.
Schließlich umfasst das Steuermodul 1 ein Modul 14 zum asymmetrischen Formen, welches das erste und das zweite logische Zwischenumschaltsteuersignal iscc₁ und iscc₂ empfängt, um das erste und das zweite Umschaltsteuersignal scc₁ und scc₂ abzugeben.
In 1 geht man davon aus, dass das Modul 14 zum asymmetrischen Formen elektrische Elemente 140, 142, 143 des kapazitiven Typs sowie ein resistives Element 141 umfasst, deren Werte derart angepasst sind, dass sie die Anstiegs- bzw. Abstiegszeiten der logischen Zwischenumschaltsteuersignale iscc₁ und iscc₂ ändern, deren Anstiegs- bzw. Abstiegszeiten am Ausgang der NICHT-UND-Schaltungen 10 und 11 im Wesentlichen identisch sind oder sich wenigstens zu geringfügig unterscheiden, um unmittelbar eine passende Ansteuerung der Umschaltelemente B₁ und B₂ des in der Beschreibung zuvor erwähnten Umschaltmoduls 2 zu ermöglichen.
Somit versteht sich, dass das Modul 14 zum asymmetrischen Formen, wie in 1 dargestellt, eine erste Schaltung mit RC-Kopplung 141, 140 umfassen kann, deren Werte gewählt werden, um eine erste Zeitkonstante eines bestimmten Werts aufzuweisen, wobei diese erste Schaltung mit RC-Kopplung das erste logische Zwischenumschaltsteuersignal iscc₁ empfängt, um schließlich das erste Umschaltsteuersignal scc₁ abzugeben.
Das Modul 14 zum asymmetrischen Formen umfasst auch eine zweite Schaltung mit RC-Kopplung einer zweiten Zeitkonstante, die aus den in 1 dargestellten C-Glieder 142 und 143 besteht. Es versteht sich natürlich, dass es die C-Glieder 142 und 143 angesichts der Eingangs- und Ausgangsimpedanzen des Umschaltelements B₂ bzw. der NICHT-ODER-Schaltung 11 somit ermöglichen, eine zweite Schaltung mit RC-Kopplung einer zweiten Zeitkonstante, die größer ist als die erste Zeitkonstante für die erste Schaltung mit RC-Kopplung 141, 140, zu bilden. Somit empfängt die zweite Schaltung mit RC-Kopplung das zweite logische Zwischenumschaltsteuersignal iscc₂ und gibt das zweite Umschaltsteuersignal scc₂ an das Umschaltelement B₂ ab.
Eine ausführlichere Beschreibung einer besonderen Ausführungsform der erfindungsgemäßen symmetrischen Anpassvorrichtung zum Umschalten eines logischen Signals, wie in 1 dargestellt in CMOS-Technologie, soll nun mit Bezug auf 2 gegeben werden, wobei diese Figur einen elektrischen Einbauplan der CMOS-Bausteine darstellt, welche die Durchführung der in 1 dargestellten Funktionselemente ermöglichen.
Dazu wurden unter den Bedingungen, die nachstehend erläutert werden sollen, die gleichen Funktionselemente auf 2 übertragen.
Was zunächst das Umschaltmodul 2 des bistabilen Typs betrifft, kann dieses, wie in der oben genannten 2 dargestellt, einen MOS-Transistor des Typs P umfassen, der das Bezugszeichen TP8 trägt und eigentlich das Umschaltelement B₁ aus 1 bildet. Der CMOS-Transistor des Typs P TP8 ist zwischen der Versorgungsspannung und dem Zwischenanschluss angeschlossen, der die Ausgangsklemme bildet, die das Signal DOUT abgibt, welches ein logisches Signal ist, das in Phase mit dem ursprünglichen logischen Signal DIN angepasst ist, wobei dieser Zwischenanschluss natürlich, wie in 1 dargestellt, an das Umschaltelement B₂ angeschlossen ist.
Es versteht sich somit, dass die Umschaltelemente B₁ und B₂ ein Umschaltelement des bistabilen Typs bilden, wobei das Umschaltelement B₂ zwischen diesem Zwischenanschluss oder dieser Ausgangsklemme und der Bezugsspannung oder Massespannung der erfindungsgemäßen symmetrischen Anpassvorrichtung zum Umschalten eines logischen Signals angeschlossen ist. Die Drain-Elektrode des Transistors TP8 ist natürlich an die positive Versorgungsspannung Vcc, die dem logischen oberen Niveau entspricht, angeschlossen, während die Source-Elektrode desselben Transistors TP8 an die Ausgangsklemme der symmetrischen Anpassvorrichtung zum Umschalten eines logischen Signals, also an den oben genannten Zwischenanschluss, angeschlossen ist, um das Signal DOUT abzugeben. Die Gate-Elektrode des Transistors TP8 empfängt das erste Umschaltsteuersignal scc₁.
Was das in 1 dargestellte Umschaltelement B₂ anbetrifft, so umfasst es in der in 2 dargestellten Ausführungsform einen mit TN9 gekennzeichneten MOS-Transistor der N-Art, dessen Source-Elektrode an die Ausgangsklemme, d. h. die oben genannten Zwischenklemme der erfindungsgemäßen symmetrischen Anpassvorrichtung zum Umschalten eines logischen Signals, angeschlossen ist und dessen Drain-Elektrode an die Bezugsspannung über eine Schaltung zum Anpassen der statischen Impedanz an den zuvor erwähnten MOS-Transistor der P-Art, TP8, angeschlossen ist. Es sei hier daran erinnert, dass die Bezugsspannung oder Massespannung dem logischen unteren Niveau des ursprünglichen logischen Signals entspricht. Die Gate-Elektrode des MOS-Transistors des Typs N TN9 empfängt natürlich das zweite Umschaltsteuersignal scc₂.
Was die Schaltung zum Anpassen der statischen Impedanz an den MOS-Transistor des Typs P TP8 oder B₁ des Umschaltelements B₂ betrifft, wird wie in 2 dargestellt, darauf hingewiesen, dass diese vorteilhafterweise einen ersten und einen zweiten MOS-Transistor des Typs N, die mit TNA, TNB bezeichnet sind und mit dem oben genannten MOS-Transistor des Typs N TN9 in Reihe geschaltet sind, sowie einen dritten MOS-Transistor des Typs N, der mit TNC bezeichnet ist, umfasst, wobei dieser dritte MOS-Transistor de Typs N, der mit TNC gekennzeichnet ist, auf dem Zweig parallel geschaltet ist, der von dem MOS-Transistor de Typs N TN9, dem ersten und dem zweiten MOS-Transistor de Typs N, die mit diesem in Reihe geschaltet sind und mit TNA und TNB gekennzeichnet sind, gebildet wird. Die Gate-Elektroden des ersten MOS-Transistors de Typs N TNA, des zweiten TNB und des dritten TNC empfangen ebenfalls das zweite Umschaltsteuersignal scc₂.
Bei der Ausführungsform von 2 wird jedoch darauf hingewiesen, dass die Einbauarten der resistiven 141 und kapazitiven 140, 142 und 143 Elemente, die dazu gedacht sind, das in der Beschreibung zuvor erwähnte Modul 14 zum asymmetrischen Formen zu bilden, funktionsmäßig nicht auf derselben Stufe dargestellt sind wie bei 1, um die Zeichnung nicht zu überladen. Da diese Elemente nämlich alle ebenfalls in CMOS-Technologie ausgebildet sind, kann ihr Einbauort beliebig je nach der benötigten Siliziumfläche sein. Was die Elemente 140, 142 und 143 anbelangt, so können diese, wie in 2 dargestellt, für die Elemente 140, 142 durch einen Transistor TP9 und TPA, bzw. für das Element 143 durch einen NMOS-Transistor TND, ausgebildet sein, deren Drain- und Source-Elektroden parallel an die Versorgungsspannung Vcc für die Transistoren TP9 und TPA für die Elemente 140 und 142 angeschlossen sind, während die Drain- und Source-Elektroden des NMOS-Transistors TNB parallel an die Bezugsspannung für das Element 143 angeschlossen sind. Die Gate-Elektrode des Transistors TP9 empfängt das erste Zwischenumschaltsteuersignal iscc₁ über den Widerstand 141, d. h. letztendlich das erste Umschaltsteuersignal scc₁ für das Gate des Transistors TP8, während dagegen die Gate-Elektrode der Transistoren TPA und TND das zweite Zwischenumschaltsteuersignal iscc₂ empfängt. Somit versteht sich, dass wegen der Polarisierung auf dieselbe Spannung der Drain- und Source-Elektroden der Transistoren TP9 und TPA, TND die Kapazität der Gate-/Source-Elektrode oder die Eingangskapazität jedes entsprechenden Transistors somit verwendet wird, um die in 1 dargestellten kapazitiven Elemente 140, 142 und 143 auszubilden.
Bezüglich des resistiven Elements 141 kann dieses, wie in 2 dargestellt, durch den Einsatz eines NMOS-Transistors TNE und eines PMOS-Transistors TP7, die entgegengesetzt geschaltet sind – Source-Elektrode/Drain-Elektrode, bzw. Drain/Source – ausgebildet sein, wobei die Gate-Elektrode des Transistors TNE an die Versorgungsspannung +Vcc angeschlossen ist, und die Gate-Elektrode des PMOS-Transistors TP7 an die Bezugsspannung angeschlossen ist. Somit verhalten sich die beiden Transistoren TNE, TP7 wie ein Widerstand, der dem Widerstand parallel zu dem Drain-Source-Kanal eines jeden der beiden genannten Transistoren entspricht. Das Signal iscc₁ – das erste logische Zwischensteuersignal – wird dabei von dem resistiven Element 141 übertragen, das somit gebildet wird, um mit dem kapazitiven Element 140 das erste logische Umschaltsteuersignal scc₁ zu erzeugen.
Um an die Funktionsbeschaffenheit des Moduls 14 im symmetrischen Format zu erinnern, wie in 1 dargestellt, erscheint es noch einmal mit strichpunktierter Linie in 2 an dem entsprechenden Steuermodul 1 mit seinen bereits erwähnten Bestandteilen 141, 142, 143 und 140, obwohl diese Bestandteile nicht an dem bereits in Zusammenhang mit 1 beschriebenen Modul 1 zum Steuern der Übertragung oder Nichtübertragung eingebaut sind.
Was die logische Schaltung 10 des Typs NICHT-UND anbetrifft, kann diese natürlich, wie in 2 dargestellt, in CMOS-Technologie ausgebildet sein. In diesem Fall wird darauf hingewiesen, dass diese logische Schaltung einen mit TP1 bezeichneten PMOS-Transistor umfassen kann, der mit einem NMOS-Transistor TN1 in Kaskade geschaltet ist, der seinerseits mit drei parallel geschalteten NMOS-Transistoren TN2, TN3 und TN4 in Kaskade geschaltet ist. Die Transistorgruppe TN2, TN3 und TN4 ist also mit dem NMOS-Transistor TN1 und dem mit TP1 bezeichneten PMOS-Transistor zwischen der Versorgungsspannung Vcc und der Bezugsspannung der erfindungsgemäßen symmetrischen Anpassvorrichtung zum Umschalten des logischen Signals in Reihe geschaltet. Das Gate der Transistoren TP1 und TN1 empfängt das ursprüngliche logische Signal DIN. Außerdem ist an den PMOS-Transistor TP1 ein Transistor TP2 parallel geschaltet. Den gemeinsamen Anschluss der Drain-Elektroden der Transistoren TP1 und TP2 und der Source-Elektrode des Transistors TN1 bildet die Ausgangsklemme der NICHT-UND-Schaltung 10 und gibt folglich das erste Zwischenumschaltsteuersignal iscc₁ ab. Die Gate-Elektroden der Transistoren TP2 und der Transistoren TN2, TN3 und TN4 empfangen das logische Verdopplungssignal des mit CTR* bezeichneten logischen Steuersignals.
Bezüglich der NICHT-ODER-Schaltung 11 umfasst diese, wie in 2 dargestellt, einen PMOS-Transistor TP3, dessen Drain-Elektrode an die Versorgungsspannung +Vcc angeschlossen ist, wobei dieser Transistor TP3 mit einem anderen PMOS-Transistor TP4 in Reihe geschaltet ist, wobei die aus den Transistoren TP3, TP4 gebildete Einheit ihrerseits mit zwei parallelen NMOS-Transistoren TN5 und TN6 in Reihe geschaltet ist. Die Source-Elektroden der Transistoren TN5 und TN6 sind an die Source-Elektrode des PMOS-Transistors TP4 angeschlossen, und die Drain-Elektroden der Transistoren TN5 und TN6 sind an die Bezugsspannung angeschlossen. Die Gate-Elektroden der Transistoren TP4 und TN5 empfangen das ursprüngliche logische Signal DIN. Die Gate-Elektroden des PMOS-Transistors TP3 und des NMOS-Transistors TN6 sind miteinander zusammengeschaltet. Den gemeinsamen Anschluss zwischen den Elektroden der Transistoren TP4, TN5 und TN6 bildet die Ausgangsklemme der NICHT-ODER-Schaltung 11, die das zweite Zwischenumschaltsteuersignal iscc₂ abgibt.
Schließlich besteht, wie in 2 dargestellt, der erste Umkehrer 12 auf herkömmliche Art und Weise aus einem PMOS-Transistor TP5 und einem NMOS-Transistor TN7, die gesteuert werden, um zwischen der Versorgungsspannung +Vcc und der Bezugsspannung ein Element des bistabilen Typs zu bilden, wobei die Gate-Elektroden der Transistoren TP5 und TN7 das oben genannte Steuersignal CTR empfangen, wobei der gemeinsame Elektrodenanschluss der Transistoren TP5 und TN7 das umgekehrte Steuersignal CTR abgibt.
Ebenso besteht der zweite Umkehrer 13 aus einem PMOS-Transistor TP6 und einem NMOS-Transistor TN8, die in Kaskade geschaltet sind, um zwischen der Versorgungsspannung Vcc und der Bezugsspannung eine Vorrichtung des bistabilen Typs auszubilden. Die Gate-Elektroden der Transistoren TP6 und TN8 empfangen das umgekehrte Steuersignal CTR, und der gemeinsame Elektrodenanschluss der Transistoren TP6 und TN8 gibt das logische Verdopplungssignal des mit CTR* bezeichneten Steuersignals ab. Das umgekehrte Steuersignal CTR wird außerdem von einer Zusammenschaltung mit der Gate-Elektrode der Transistoren TN6 und TP3 der logischen NICHT-ODER-Schaltung 11 abgegeben.
Es sollen nun mit Bezug auf 3a, 3b und folgende verschiedene Signale beschrieben werden, die an bedeutsamen Prüfpunkten der erfindungsgemäßen symmetrischen Anpassvorrichtung zum Umschalten eines logischen Signals abgenommen wurden.
In 3a und 3b ist der Stromanstieg des Umschaltelements B₁ dargestellt, d. h. letztendlich des PMOS-Transistors TP8 von 2, für eine Umschaltung von 5 Volt auf 0 Volt, d. h. von dem logischen oberen Niveau auf das logische untere Niveau, während in 3b der Stromanstieg des Umschaltelements B₂ unter den gleichen Umschaltbedingungen dargestellt ist. Die an das Umschaltelement B₁ angelegte Gate-Spannung betrug 0 Volt bei einer Umgebungstemperatur von 25°C. Dagegen betrug die an das Umschaltelement B₂ angelegte Gate-Spannung 5 Volt bei einer Temperatur von 25°C. Die Versorgungsspannung Vcc lag bei dem üblichen Wert von 5 Volt.
Bezüglich 3b wird darauf hingewiesen, dass der Wert des durch das Umschaltelement B₂ gehenden Stroms eigentlich der Wert des durch die in 2 dargestellten Transistoren TN9, TNA, TNB und TNC gehenden Stroms ist.
Es ist festzustellen, dass der Stromanstieg sowohl in dem Umschaltelement B₁ als auch in dem Umschaltelement B₂ im Wesentlichen identisch ist. Die maximale Stromschwankung zwischen den beiden Übergängen liegt bei etwa 5 mA für den Höchststromwert, also 33 mA.
In 4a wird dagegen für einen Übergang eines logischen Signals auf einem logischen unteren Niveau auf ein logisches oberes Niveau, das innerhalb einer Umschaltzeit von nicht mehr als 0,5 ns von 0 auf 5 Volt übergeht, die Entwicklung des Ausgangssignals DOUT dargestellt, das eigentlich das Signal bildet, das mit dem ursprünglichen logischen Signal in Phase angepasst ist. Die gesamte Verzögerung der Anstiegszeit des Ausgangssignals DOUT im Verhältnis zu dem ursprünglichen logischen Signal DIN geht nicht über 20 ns hinaus.
In 4b wird dagegen die Entwicklung des ersten Umschaltsteuersignals scc₁ und des zweiten Umschaltsteuersignals scc₂ dargestellt. Das erste Umschaltsteuersignal scc₁ hat eine Abstiegszeit, die ungefähr 3 ns größer ist als die Abstiegszeit des zweiten Umschaltsteuersignals scc₂.
Ebenso sind in 5a und 5b jeweils die gleichen Signale wie in 4a und 4b bei einer Umschaltung eines ursprünglichen logischen Signals von dem logischen oberen Niveau Vcc = 5 Volt auf das logische untere Niveau – die Bezugs- oder Massespannung – dargestellt.
5a zeigt die Entwicklung der Ausgangsspannung DOUT, die zu der Eingangsspannung DIN eine ähnliche Verzögerung von nicht mehr als 20 ns im Verhältnis zu dem Fall der in 4a dargestellten symmetrischen Umschaltung aufweist. Insbesondere wenn man 5a auf 4a umdreht, kann man feststellen, dass der Verlauf der Anstiegszeiten, bzw. der Abstiegszeiten, im Wesentlichen der gleiche mit einer symmetrisch geneigten Entwicklung ist.
5b stellt die Entwicklung des ersten Umschaltsteuersignals scc₁ und des zweiten Umschaltsteuersignals scc₂ dar. Die Verzögerung der Anstiegszeit des ersten Umschaltsteuersignals scc₁ im Verhältnis zu dem zweiten Umschaltsteuersignal scc₂ liegt wiederum bei etwa 3 ns.
Die Überlagerung durch Umdrehen der 4a und 5a zeigt, dass die statischen und dynamischen Impedanzen der Umschaltelemente B₁ und B₂ nach 1 oder 2 somit im Wesentlichen an denselben Wert angepasst sind.
Es wurden weitere Prüfungen ausgeführt, wobei diese in Form von Vergleichsprüfungen anhand der nachstehenden 6a, 6b und 7a, 7b wiedergegeben werden.
In 6a, 6b wurde einerseits die Entwicklung eines Übergangs logisches unteres Niveau/logisches oberes Niveau des logischen Eingangssignals DIN, des an das Ausgangssignal DOUT angepassten logischen Signals, und schließlich eines Signals, das diesem Ausgangssignal entspricht, das an dem Ende einer einige Zentimeter langen, geladenen Übertragungsleitung übertragen wird, wobei diese Übertragungsleitung eine Kennimpedanz von 50 Ω aufweist, dargestellt.
Zunächst ist in 6a festzustellen, dass die typische Spannung des angepassten logischen Signals, oder Ausgangssignal DOUT, im Verhältnis zu dem entsprechenden in 4a dargestellten Ausgangssignal geändert ist, wenn die erfindungsgemäße symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals leer läuft, d. h. wenn keine Verbindung zu einer Übertragungsleitung vorliegt. Insbesondere ist in 6a festzustellen, dass der Übergang von dem logischen unteren Niveau auf das logische obere Niveau, d. h. der Übergang des angepassten logischen Signals, welches das Ausgangssignal bildet, geringfügige Störungen der Anstiegszeit aufweist. Diese Störungen sind tatsächlich geringfügig, da der Übergang von dem logischen unteren Niveau auf das logische obere Niveau ohne Spannungsrücksprung mit negativer Ableitung monoton steigend bleibt. Dies gilt ebenfalls für das Signal, das an dem Ende der geladenen Leitung übertragen wird, wobei dieses Signal im Wesentlichen einen monoton steigenden Übergang von dem logischen unteren Niveau auf das logische obere Niveau darstellt.
In 6b ist dagegen der Fall eines Übergangs logisches oberes Niveau/logisches unteres Niveau unter den gleichen Versuchsbedingungen wie bei 6a dargestellt, d. h. für eine symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals, die mit einer geladene Übertragungsleitung verbunden ist. Es ist ebenfalls festzustellen, dass in diesem Fall die typischen Übergänge des Ausgangssignals DOUT und Signals, das am Ende der geladenen Leitung erhalten wird, d. h. an der Last, einen monoton absteigenden Übergang nahezu ohne Spannungsrücksprünge bilden.
7a und 7b stellen die Zeitdiagramme der erhaltenen Signale für einen Übergang logisches unteres Niveau/logisches oberes Niveau, bzw. einen Übergang logisches oberes Niveau/logisches unteres Niveau, dar, in dem Fall, bei dem das ursprüngliche logische Signal an dieselbe Übertragungsleitung abgegeben wird wie bei 6a und 6b, jedoch ohne eine erfindungsgemäße symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals.
Sowohl bei 7a als auch bei 7b ist das Vorhandensein zahlreicher Spannungsrücksprünge festzustellen, die sich in einem gestörten Übergang auswirken, bei dem der Übergang weder anstiegs- noch abstiegsmäßig monoton ist.
Somit wurde eine symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals beschrieben, die das Senden digitaler Daten auf einer Übertragungsleitung ermöglicht, wobei es diese Vorrichtung insbesondere ermöglicht, die Rückstrahlungsstufen zu ebnen, d. h. Rücksprünge bei den Schaltübergängen eines logischen Niveaus zu beseitigen, wobei diese Übergänge dann im Wesentlichen entweder ansteigend oder absteigend monoton sind.
Die erfindungsgemäße Vorrichtung ermöglicht es somit, das mitgeführte Rauschen trotz der ausgangsseitigen Spannungsschwankungen zwischen dem logischen oberen Niveau und dem logischen unteren Niveau und umgekehrt möglichst gut zu dämpfen.
Was den Betrieb bei hochohmigem Ausgang anbetrifft, wird darauf hingewiesen, dass man diesen über die Transistoren TP5, TP6, TN7 und TN8 erhält, die sicherstellen können, dass der Ausgang hochohmig gemacht wird, wenn das Steuersignal CTR den Wert Null aufweist. Es versteht sich, dass dabei die Umkehrer 12 und 13 dann die Blockierung der Umschaltelemente B₁ und B₂ ermöglichen. Andernfalls gibt die Ausgangsklemme für CTR auf dem logischen oberen Niveau das angepasste logische Signal DOUT ab, das im Verhältnis zu dem Eingangssignal DIN unter den in der Beschreibung zuvor beschriebenen Bedingungen verzögert ist.
Die erfindungsgemäße symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals ist besonders dadurch vorteilhaft, dass sie eine Integrierung in eine Matrix in logischer Bauweise erlaubt, während man somit eine nahezu symmetrische Entwicklung der elektrischen Parameter erhält. Außerdem ermöglicht es diese Vorrichtung, eine statische Verbrauchsfreiheit zu erhalten, und im dynamischen Betrieb eine Formung der Umschaltübergänge mit einer wesentlichen Dämpfung der Rückstrahlungsstufen unter Beseitigung der Spannungsrücksprünge zu erhalten.

Claims

Symmetrische Anpassvorrichtung zum Umschalten eines logischen Signals, wobei die Umschaltung dieses logischen Signals zwischen einem oberen und einem unteren logischen Niveau oder reziprok eintritt, wobei die Anpassvorrichtung ein logisches Signal abgibt, das mit dem logischen Signal in Phase angepasst ist, jeweils ein im wesentlichen konstantes Signal an einer Ausgangsklemme mit hoher Impedanz, dadurch gekennzeichnet, dass die Vorrichtung mindestens in Kaskade geschaltet Folgendes umfasst: – Mittel (1) zum Steuern des Übertragens oder Nichtübertragens durch die Anpassvorrichtung der Steuermittel, die an einer ersten Eingangsklemme das logische Signal und an einer zweiten Eingangsklemme ein logisches Steuersignal empfangen und ein erstes und ein zweites asymmetrisches Umschaltsteuersignal abgeben, das erste Umschaltsteuersignal des logischen oberen Niveaus auf das logische untere Niveau oder reziprok, das eine Abstiegs- und eine Anstiegszeit aufweist, die größer ist als die des zweiten Umschaltsteuersignals; – Mittel (2) zum Umschalten des bistabilen Typs, die das erste und das zweite Umschaltsteuersignal empfangen und an einer Ausgangsklemme, die die Ausgangsklemme der symmetrischen Anpassvorrichtung bildet, • das logische Signal abgeben, das in Phase mit dem logischen Signal für einen ersten logischen Wert des logischen Steuersignals und für einen ergänzenden Wert zu diesem ersten logischen Wert des logischen Steuersignals angepasst ist, • das im Wesentlichen konstante Signal an der Ausgangsklemme mit hoher Impedanz abgeben.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Steuermittel (1) mindestens Folgendes umfassen: – eine logische NICHT-UND-Schaltung (10), die an einem ersten logischen Eingang das logische Signal und an einem zweiten Eingang ein logisches Verdopplungssignal des logischen Steuersignals empfängt, wobei die Ausgangsklemme der logischen NICHT-UND-Schaltung (10) ein erstes logisches Zwischenumschaltsteuersignal abgibt, – eine logische NICHT-ODER-Schaltung (11) und einen ersten Umkehrer (12), wobei der erste Umkehrer (12) das logische Steuersignal empfängt und ein logisches umgekehrtes Steuersignal abgibt, wobei die logische NICHT-ODER-Schaltung (11) auf einem ersten logischen Eingang das logische Signal empfängt und an einem zweiten logischen Eingang das umgekehrte logische Steuersignal und ein zweites logisches Zwischenumschaltsteuersignal abgibt; – einen zweiten Umkehrer (13), der das umgekehrte logische Steuersignal empfängt und das logische Verdopplungssignal des logischen Steuersignals abgibt; – Mittel (14) zum asymmetrischen Formen, die das erste und das zweite logische Zwischenumschaltsteuersignal empfangen und das erste und das zweite Umschaltsteuersignal abgeben.
Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die Mittel (14) zum asymmetrischen Formen Folgendes umfassen: – eine erste Schaltung mit RC-Kopplung einer ersten Zeitkonstante, die das erste logische Zwischenumschaltsteuersignal empfängt und das erste Umschaltsteuersignal abgibt; – eine zweite Schaltung mit RC-Kopplung einer zweiten Zeitkonstante, die größer ist als die erste Zeitkonstante, die das zweite logische Zwischenumschaltsteuersignal empfängt und das zweite Umschaltsteuersignal abgibt.
Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass diese in CMOS-Technologie hergestellt ist, wobei die Umschaltmittel (2) des bistabilen Typs mindestens Folgendes umfassen: – einen MOS-Transistor des Typs P, dessen Drainelektrode an die positive Versorgungsspannung angeschlossen ist, die dem oberen logischen Niveau entspricht, und dessen Source-Elektrode an die Ausgangsklemme der Anpassvorrichtung angeschlossen ist, wobei die Steuerelektrode des MOS-Transistors des Typs P das erste Umschaltsteuersignal empfängt; – einen MOS-Transistor des Typs N, dessen Source-Elektrode an die Ausgangsquelle der Anpassvorrichtung angeschlossen ist, und dessen Drainelektrode an die Referenzspannung, Massespannung, die dem unteren logischem Niveau entspricht, über eine Schaltung zum Anpassen der statischen Impedanz an den MOS-Transistors des Typs P angeschlossen ist, wobei die Steuerelektrode des MOS-Transistors des Typs N das zweite Umschaltsteuersignal empfängt.
Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, dass die Schaltung zum Anpassen der statischen Impedanz an den MOS-Transistor des Typs P einen ersten und einen zweiten MOS-Transistor des Typs N umfasst, die in Serie mit dem MOS-Transistor des Typs N geschaltet sind, und einen dritten MOS-Transistor des Typs N, der parallel an den Zweig gebildet vom MOS-Transistor des Typs N, dem ersten und dem zweiten MOS-Transistor des Typs N, die in Serie geschaltet sind, angeschlossen ist, wobei die Steuerelektroden des ersten, des zweiten und des dritten MOS-Transistors des Typs N das zweite Umschaltsteuersignal empfangen.