DE102010046686B3

DE102010046686B3 - Elektronische Vorrichtung und Verfahren für Pufferung

Info

Publication number: DE102010046686B3
Application number: DE102010046686A
Authority: DE
Inventors: Oliver Piepenstock; Andreas Bock; Bhavesh BHAKTA
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2010-09-28
Filing date: 2010-09-28
Publication date: 2012-01-19
Anticipated expiration: 2030-09-29
Also published as: US20120074987A1; US8653856B2

Abstract

Die Erfindung bezieht sich auf eine elektronische Vorrichtung, die einen Puffer umfasst. Der Puffer umfasst einen ersten Schalter und einen zweiten Schalter, die an einem ersten Ausgangsknoten in Reihe geschaltet sind, einen dritten Schalter und einen vierten Schalter, die an einem zweiten Ausgangsknoten in Reihe geschaltet sind, eine erste Stromquelle und eine zweite Stromquelle. Die erste Stromquelle ist an einer Seite mit dem ersten Schalter und dem dritten Schalter und an einer anderen Seite mit einer ersten Versorgungsspannung gekoppelt, die zweite Stromquelle ist an einer Seite mit dem zweiten Schalter und dem vierten Schalter und an einer zweiten Seite mit einer zweiten Versorgungsspannung gekoppelt. Die erste Stromquelle ist konfiguriert, um in einer ersten Betriebsart und in einer zweiten Betriebsart einen Ausgangshub einzustellen. Die zweite Stromquelle ist konfiguriert, um in der ersten Betriebsart einen Gleichtakt-Spannungspegel des Ausgangssignals einzustellen und in der zweiten Betriebsart den maximalen Reihenwiderstand zu verschaffen.

Description

GEBIET DER ERFINDUNG
Die Erfindung bezieht sich auf eine elektronische Vorrichtung mit einem konfigurierbaren Puffer.
HINTERGRUND
Verschiedene elektronische Systeme erfordern hochqualitative Taktsynthese-, Taktverteilungs- und Datenübertragungsnetze. Viele Standards spezifizieren Takt- und Datenformate, um den Bedürfnissen der unterschiedlichen Systeme hinsichtlich der Signaleigenschaften wie beispielsweise Spannungshub, Taktfrequenz und Flankengeschwindigkeit Rechnung zu tragen. Gewöhnlich verwendete Standards für Taktverteilung und Datenübertragung sind beispielsweise Hochstromsteuerungslogik (high current steering logic, HCSL), Niederspannungsdifferenzhub (low voltage differential swing, LVDS), Stromschaltermoduslogik (current switch mode logic, CML) und Niederspannungs-CMOS (low voltage CMOS, LVCMOS). HCLS, CML und LVDS verwenden eine unterschiedliche Signalisierung bzw. Zeichengabe, während LVCMOS eine Eintakt-Schiene-zu-Schiene-Zeichengabe [engt.: ”single-ended rail-to-rail signaling”] verwendet. Für jeden der vorkommenden Standards werden unterschiedliche Puffertypen eingesetzt. Mehrere unterschiedliche Schaltungstopologien, die gewöhnlich zum implementieren von LVDS-Ausgangspuffern verwendet werden, sind beispielsweise in IEEE Transactions an Circuits and Systems – I: Regular Papers, Bd. 53, Nr. 10, Okt. 2006, ”Architecture and Implementation of a Low-Power LVDS Output Buffer for High-Speed Applications”, Vladimir Bratov, Jeb Binkley, Vladimir Katzman, John Choma, beschrieben. Die anderen Standards können ebenfalls mehrere unterschiedliche Architekturen und Konfigurationen verwenden.
Um die Chipfläche und die Pin-Anzahl zu reduzieren und dabei die Flexibilität zu erhöhen, sollten elektronische Vorrichtungen ohne Ausgangspuffer geschaffen werden, die mehr als einen der oben erwähnten Standards einhalten.
1 zeigt eine Topologie im Stand der Technik eines Universal-Ausgangspuffers, der aus mehreren einzelnen Puffern LVDSBUF, HCSLBUF, CMLBUF und CMOSBUF besteht, wovon jeder eines der geforderten Ausgangsformate versorgt. Vier einzelne Ausgangspuffer LVDSBUF, HCSLBUF, CMLBUF und CMOSBUF sind parallel angeordnet, wobei alle dieselben Eingangssignale IN empfangen und ihre Ausgangssignale an dieselben Ausgangsknoten OUT liefern. Jeder Puffer LVDSBUF, HCSLBUF, CMLBUF oder CMOSBUF kann durch ein individuelles Freigabesignal ENLVDS, ENHCLS, ENCML oder ENLVCMOS aktiviert oder deaktiviert werden. Nur einer der vier Ausgangspuffer LVDSBUF, HCSLBUF, CMLBUF oder CMOSBUF ist zu dieser Zeit aktiviert, während die restlichen drei Puffer ausgeschaltet sind. Die in 1 gezeigte Topologie erfordert eine vergleichsweise große Chipfläche und fügt den auf dem Chip ausgeführten Signalleitungen unerwünschte Störkapazitäten hinzu, was den Leistungsverbrauch erhöht und die Signalintegrität verschlechtert.
Aus der US 7,598,779 B1 ist ein Dual-Mode LVDS/CML Transmitter bekannt, der jedoch ebenfalls zumindest einen Teil der zuvor erwähnten Nachteile aufweist.
ZUSAMMENFASSUNG
Es ist eine Aufgabe der Erfindung, eine elektronische Vorrichtung mit einem konfigurierbaren Puffer zu schaffen, der so konfiguriert werden kann, dass Ausgangssignale gemäß unterschiedlichen Standards bereitgestellt sind, der weniger Chipfläche erfordert und der weniger Leistung verbraucht als Lösungen des Standes der Technik.
Demgemäß wird eine elektronische Vorrichtung geschaffen, die einen Puffer umfasst, der für verschiedene Betriebsarten konfigurierbar ist. Der Puffer umfasst einen ersten Schalter und einen zweiten Schalter, die an einem ersten Ausgangsknoten in Reihe geschaltet sind. Der Puffer umfasst ferner einen dritten Schalter und einen vierten Schalter, die an einem zweiten Ausgangsknoten in Reihe geschaltet sind. Es gibt ferner eine erste Stromquelle und eine zweite Stromquelle. Die erste Stromquelle ist an einer Seite mit dem ersten Schalter und dem dritten Schalter und an einer anderen Seite mit einer ersten Versorgungsspannung gekoppelt. Die zweite Stromquelle ist an einer Seite mit dem zweiten Schalter und dem vierten Schalter und an einer zweiten Seite mit einer zweiten Versorgungsspannung gekoppelt. Die erste Stromquelle ist konfiguriert, um in einer ersten Betriebsart und in einer zweiten Betriebsart einen veränderlichen Strom zu liefern, um einen Ausgangshub einzustellen. Die zweite Stromquelle ist konfiguriert, um in der ersten Betriebsart einen veränderlichen Strom zu liefern, um einen Gleichtakt-Spannungspegel des Ausgangssignals einzustellen. In der zweiten Betriebsart kann die zweite Stromquelle abgeschaltet (abgetrennt) sein. Demgemäß können durch Einstellen der zwei Stromquellen zwei unterschiedliche Betriebsarten eingerichtet werden. Dies ist eine sehr effiziente Art und Weise, den Puffer einzustellen, ohne die benötigte Chipfläche und den Umfang der Schaltung wesentlich zu vergrößern.
In einem weiteren Aspekt der Erfindung gibt es eine dritte Betriebsart. Die elektronische Vorrichtung oder genauer der Puffer kann dann so konfiguriert werden, dass er der dritten Betriebsart entspricht. Die erste Stromquelle ist dann vorteilhafterweise ferner so konfiguriert, dass sie einen gesteuerten Reihenwiderstand verschafft. Die zweite Stromquelle kann in der dritten Betriebsart so konfiguriert sein, dass sie einen gesteuerten Reihenwiderstand verschafft. In einer Ausführungsform kann in der dritten Betriebsart der gesteuerte Reihenwiderstand auf ein Minimum eingestellt (verbunden, eingeschaltet) sein.
Gemäß einem Aspekt der Erfindung kann die elektronische Vorrichtung oder genauer der Puffer so konfiguriert werden, dass er einer vierten Betriebsart entspricht. In dieser vierten Betriebsart ist die erste Stromquelle auf einen maximalen Reihenwiderstand eingestellt (abgeschaltet, abgetrennt) und liefert die zweite Stromquelle einen konstanten Strom (beispielsweise durch eine Stromspiegelkonfiguration).
Ferner können die erste Stromquelle und die zweite Stromquelle Transistoren sein. Die Steuer-Gates dieser Transistoren können gekoppelt sein, um veränderliche Spannungspegel zu empfangen, um die Anstiegs- und/oder Abfallzeit der Signale am ersten und am zweiten Ausgangsknoten einzustellen. Dies verschafft eine sehr kompakte und effiziente Art und Weise, die Anstiegs- und Abfallzeiten der konfigurierbaren Puffer einzustellen.
Gemäß einem Aspekt der Erfindung kann in der elektronischen Vorrichtung eine Schaltverhaltnis-Korrekturschaltung (duty cycle correction circuit, DCC) vorgesehen sein. Die Schaltverhältnis-Korrekturschaltung kann konfiguriert sein, um das Schaltverhältnis bzw. die Einschaltdauer des Eingangssignals oder der Eingangssignale, die am Eingang des Puffers vorhanden sind, über Prozess-, Spannungs- und/oder Temperaturveränderungen zu optimieren. Die Schaltverhältnis-Korrekturschaltung kann ferner konfiguriert sein, um das Schaltverhältnis über Prozess-, Spannungs- und/oder Temperaturveränderungen für das Eingangssignal an den Steuer-Gates des ersten und des zweiten sowie des dritten und des vierten Transistors zu optimieren. In einer Ausführungsform der Erfindung können zwei Schaltverhältnis-Korrekturstufen vorgesehen sein, wovon eine das Schaltverhältnis für das Eingangssignal, das an den Steuer-Gates des ersten und des zweiten Transistors (des ersten und des zweiten Schalters) bzw. des dritten und des vierten Transistors (des dritten und des vierten Schalters) vorhanden ist, optimiert.
Der erste, der zweite, der dritte und der vierte Schalter sind vorzugsweise Hochgeschwindigkeits-CMOS-Transistoren. Der erste und der dritte Schalter können PMOS-Transistoren sind, während der zweite und der vierte Schalter NMOS-Transistoren sein können. Der erste und der zweite Schalter bilden einen ersten Zweig des Puffers, während der dritte und der vierte Schalter einen zweiten Zweig bilden. Das Schalten wird durch Anlegen jeweiliger Eingangssignale (d. h. der Puffereingangssignale) an die Steuer-Gates der Transistoren (die als Schalter verwendet werden) durchgeführt. Die Steuer-Gates des ersten und des zweiten Transistors können dasselbe erste Eingangssignal empfangen. Die Steuer-Gates des dritten und des vierten Transistors können ebenso dasselbe zweite Eingangssignal empfangen. Das erste und das zweite Eingangssignal können dann die zwei symmetrischen Signale eines differenziellen Eingangssignals sein. Die Ausgangssignale des Puffers sind dann am ersten Ausgangsknoten und am zweiten Ausgang oder für die differenzielle Konfiguration zwischen dem ersten Ausgangsknoten und dem zweiten Ausgangsknoten vorhanden.
Gemäß einem Aspekt der Erfindung sind zwei Widerstände zwischen dem ersten Ausgangsknoten und dem zweiten Ausgangsknoten in Reihe geschaltet. Dies schafft einen gemeinsamen Rückkopplungsknoten zwischen den zwei Widerständen zum Bestimmen des Rückkopplungsspannungspegels des Spannungsabfalls zwischen dem ersten Ausgangsknoten und dem zweiten Ausgangsknoten. Der Gleichtakt-Spannungspegel kann dann in einer Rückkopplungsschleife bzw. einem Regelkreis zum Einstellen des Gleichtakt-Spannungspegels des Ausgangssignals verwendet werden, indem der durch die zweite Stromquelle zugeführte Strom eingestellt wird.
Dieser Aspekt der Erfindung sorgt dafür, dass der gemeinsame Spannungspegel für Betriebsarten, in denen der Gleichtakt-Spannungspegel entscheidend ist, ohne weiteres eingestellt werden kann.
Der Puffer gemäß der Erfindung ist vorteilhafterweise in vier verschiedene Betriebsarten konfigurierbar. Die erste Betriebsart kann jene sein, die als Niederspannungsdifferenzhub (LVDS) bezeichnet wird, die zweite Betriebsart kann als Hochstromsteuerungslogik-(HCLS)-Betriebsart bezeichnet werden, die dritte Betriebsart kann als Niederspannungs-CMOS-(LVCMOS)-Betriebsart bezeichnet werden, und die vierte Betriebsart kann als Stromschaltermoduslogik-(CML)-Betriebsart bezeichnet werden. Der Puffer gemäß der Erfindung kann dann gemäß den jeweiligen Anforderungen der Standards in Bezug auf LVDS, HCSL, CML und LVCMOS konfiguriert werden.
LVDS ist das Akronym für Niederspannungsdifferenz-Signalisierung (low-voltage differential signaling), das ein elektrisches Signalisierungs- bzw. Zeichengabesystem ist, das bei sehr hohen Geschwindigkeiten über preiswerte Kabel mit paarweise verdrillten Adern laufen kann. Der entsprechende Standard ist definiert in ANSI/TIA/EIA-644-1995. LVDS verwendet eine Spannungsdifferenz zwischen zwei Adern, um Informationen zu codieren. Es wird angenommen, dass diese zwei Adern mit dem ersten Ausgangsknoten und dem zweiten Ausgangsknoten des Puffers verbunden sind. Der Puffer ist dann so konfiguriert, dass er einen kleinen Strom von beispielsweise 3,5 mA in die eine Ader oder in die andere, je nach zu sendendem Logikpegel, injiziert. Der Strom geht durch einen Widerstand von etwa 100 bis 120 Ω (abgestimmt auf die Impedanz des Kabels) am empfangenden Ende und kehrt dann in der entgegengesetzten Richtung längs der anderen Ader zurück. Die Spannungsdifferenz am Widerstand wird daher als 350 mV angenommen. Der Gleichtakt-Spannungspegel beträgt etwa 1,25 V. Spannungspegel unter 1 V sind als logisch tief festgelegt, während Spannungspegel über 1,4 V logisch hoch sind. Es können Versorgungsspannungspegel von etwa 2,5 bis 3,3 V verwendet werden.
HCSL ist ein weiterer Standard, der typischerweise erfordert, dass der Puffer das Kabel mit einem Strom von 15 mA treibt. Es ist eine geschaltete Stromquelle vorgesehen, die durch einen 50-Ω-Widerstand gegen Erde abgeschlossen ist. Der Nennhub beträgt 750 mV. Die HCSL-Schnittstelle ist typischerweise mit einer 50-Ω-Last an der Source abgeschlossen. Der Transistor mit offenem bzw. unbeschaltetem Drain am Ausgang besitzt eine ziemlich hohe Impedanz im Bereich von mehreren Kiloohm.
Die dritte Betriebsart wird als Niederspannungs-Komplementär-Metalloxid-Halbleiter (low-voltage complementary metal oxide semiconductor, LVCMOS) bezeichnet. Das Akronym LVCMOS bezieht sich im Allgemeinen auf eine Niederspannungsklasse von integrierten Schaltungen der CMOS-Technologie. Die Treibanforderungen für die jeweiligen Puffer sind in verschiedenen Standards des Joint Electron Devices Engineering Council JEDEC für 3,3, 3,0, 2,5, 1,5 und 1,0 V definiert.
Die CML-Betriebsart ist der HCSL-Betriebsart ziemlich ähnlich. In der CML-Betriebsart ist der Puffer, verglichen mit der HCSL-Betriebsart, in eine gespiegelte Konfiguration konfiguriert.
Der Puffer gemäß der Erfindung wird vorteilhafterweise so konfiguriert, dass er die Anforderungen der oben identifizierten Standards LVDS, HCSL, CML und LVCMOS erfüllt.
In einer Ausführungsform der Erfindung kann ein Operationsverstärker vorgesehen sein, der konfiguriert sein kann, um den Strom durch die erste Stromquelle zu steuern. Dieser Operationsverstärker kann vorteilhafterweise konfiguriert sein, um in der ersten Betriebsart und in der zweiten Betriebsart die Steuerung des Stroms durch die erste Stromquelle durchzuführen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Weitere Aspekte und Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung bevorzugter Ausführungsformen der Erfindung mit Bezug auf die begleitenden Zeichnungen, worin
1 einen vereinfachten Schaltplan einer Topologie im Stand der Technik eines Universal-Ausgangspuffers zeigt,
2 einen vereinfachten Schaltplan einer elektronischen Vorrichtung gemäß Aspekten der Erfindung in der LVDS-Betriebsart zeigt,
3 einen vereinfachten Schaltplan einer elektronischen Vorrichtung gemäß Aspekten der Erfindung in der HCSL-Betriebsart zeigt,
4 einen vereinfachten Schaltplan einer elektronischen Vorrichtung gemäß Aspekten der Erfindung in der LVCMOS-Betriebsart zeigt,
5 einen vereinfachten Schaltplan einer elektronischen Vorrichtung gemäß Aspekten der Erfindung in der CML-Betriebsart zeigt,
6 einen vereinfachten Schaltplan der elektronischen Vorrichtung gemäß Aspekten der Erfindung in größerem Detail zeigt,
7 einen detaillierteren vereinfachten Schaltplan einer Ausführungsform der Erfindung zeigt und
8 einen vereinfachten Blockschaltplan von Schaltverhältnis-Korrekturstufen gemäß einer Ausführungsform der Erfindung zeigt.
GENAUE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
Der Puffer 2 gemäß der Erfindung wird so konfiguriert, dass er die Standards LVDS, HCSL, LVCMOS und CML einhält. 2, 3, 4 und 5 zeigen getrennt die einzelnen Konfigurationen für jeden der Standards. 2 zeigt einen vereinfachten Schaltplan einer Ausführungsform der Erfindung. Es gibt eine elektronische Vorrichtung 1 mit einem Puffer 2, der gemäß Aspekten der Erfindung konfiguriert ist. 2 bezieht sich auf den Puffer, der für LVDS konfiguriert ist. Der Puffer gemäß der Erfindung umfasst vier Schalter P1, P2, N1 und N2. Diese Schalter sind typischerweise Hochgeschwindigkeits-CMOS-Transistoren. P1 und P2 können Hochgeschwindigkeits-PMOS-Transistoren sein, während N1 und N2 Hochgeschwindigkeits-NMOS-Transistoren sein können. Die Kanäle der Transistoren P1 und N1 sind in Reihe geschaltet. P1 und N1 sind an ihren Drains gekoppelt. Die Kanäle der Transistoren P2 und N2 sind ebenso in Reihe geschaltet. Die Drains der Transistoren P2 und N2 sind miteinander gekoppelt. Der Knoten zwischen den Drains der Transistoren P1 und N1 ist der erste Ausgangsknoten OUT1, während der Knoten zwischen den Drains der Transistoren P2 und N2 der zweite Ausgangsknoten OUT2 des Puffers 2 ist.
Die Sources der Transistoren P1 und P2 sind am Knoten NOD1 ebenso miteinander gekoppelt. Die Sources der Transistoren N1 und N2 sind am Knoten NOD2 miteinander gekoppelt. Es gibt zwei Stromquellen P3 und N3. Die erste Stromquelle P3 ist ein PMOS-Transistor, der konfiguriert ist, um einen Schwanzstrom ITAIL zu den zwei Zweigen des durch die Reiheschaltungen von P1 und N1 sowie P2 und N2 geschaffenen Puffers zu liefern. Die zweite Stromquelle N3 ist ein NMOS-Transistor, der konfiguriert ist, um einen Gleichtaktstrom ICM von den Sources (NOD2) der Transistoren N1 und N2 zu ziehen.
Der Puffer 2 kann zwei volle Eintakt-Ausgangssignale an den Ausgangsknoten OUT1 und OUT2 oder ein differenzielles Ausgangssignal zwischen den zwei Knoten OUT1 und OUT2, je nach Konfiguration des Puffers und des geforderten Standards und in Antwort auf die Eingangssignale INN und INP, erzeugen. Das Eingangssignal INN ist an die Steuer-Gates der Schalter P1 und N1 angelegt. Das Eingangssignal INP ist an die Steuer-Gates der Schalter P2 und N2 angelegt. Die Signale INN und INP können die zwei symmetrischen Komponenten eines vollen differenziellen Eingangssignals sein.
Zwei Rückkopplungswiderstände RFB1, RFB2 sind zwischen dem ersten Ausgangsknoten OUT1 und dem zweiten Ausgangsknoten OUT2 in Reihe geschaltet. Die zwei Rückkopplungswiderstände RFB1 und RFB2 sind aufeinander abgestimmt (d. h., dass sie denselben Widerstandswert haben und die Layouts gleich sind). Eine Gleichtakt-Messspannung VCM kann dann am Knoten zwischen RFB1 und RFB2 abgegriffen und in den positiven Eingang eines Operationsverstärkers OA2 eingespeist werden. Der negative Eingang des Operationsverstärkers OA2 empfängt eine Bezugsspannung VREF2. Die Ausgabe des Operationsverstärkers OA2 wird in das Steuer-Gate der zweiten Stromquelle (Transistor N3) eingespeist. Demgemäß schaffen die Widerstände RFB1, RFB2, der Operationsverstärker OA2 und die Stromquelle N3 einen Regelkreis, der den Gleichtakt-Ausgangsspannungspegel VOM der Differenzspannung zwischen dem ersten Ausgangsknoten OUT1 und dem zweiten Ausgangsknoten OUT2 einstellt und stabilisiert.
Es gibt einen weiteren PMOS-Transistor P4, der dieselbe Gate-Spannung wie die erste Stromquelle (Transistor P3) empfängt. Demgemäß ist der Strom durch den Transistor P4 eine Kopie, die zum Strom durch P3, der der den zwei Zweigen des Puffers (an NOD1) zugeführte Schwanzstrom ITAIL ist, proportional ist. Der Strom durch P4 kann viel kleiner, beispielsweise um einen Faktor n (Spiegelfaktor) kleiner, als der Strom durch P3 sein.
Der Spannungspegel am Steuer-Gate der ersten Stromquelle (Transistor P3) und des Transistors P4 wird mit einem weiteren Operationsverstärker OA1 eingerichtet und gesteuert. Dieser Operationsverstärker OA1 ist an seinem positiven Eingang mit dem Drain des Transistors P4 gekoppelt. Ein Widerstand R ist zwischen den Drain von P4 und Erde geschaltet. Die Source des Transistors P4 ist mit der Versorgungsspannung AVDD gekoppelt. Die Source des Transistors P3 ist ebenfalls mit AVDD gekoppelt. Der negative Eingang des Operationsverstärkers OA1 empfängt die Bezugsspannung VREF1. Der Regelkreis mit dem Operationsverstärker OA1, dem Transistor P4 und dem Widerstand R bewirkt, dass der Spannungsabfall am Widerstand R aufgrund eines Kopiestroms proportional zum Drain-Strom des Transistors P3 ist. Diese Spannung wird in den positiven Eingang des Operationsverstärkers OA1 eingespeist und ist aquivalent mit der Bezugsspannung VREF1. Dies bewirkt, dass der Drain-Strom des Transistors P3 (der durch die erste Stromquelle P3 zugeführte Strom ITAIL) so gesteuert wird, dass der geforderte Ausgangsspannungshub für den LVDS-Standard erzeugt wird. Ein Vorteil der gezeigten Schaltung ist der, dass der gesamte Strom ITAIL den externen Lastwiderständen (für LVDS als 100 Ω definiert) zugeführt wird, die differenziell an den Pufferausgängen OUT1 und OUT2 angeschlossen sind, was bei einem vergleichsweise niedrigen Stromverbrauch einen vollen Ausgangshub erzeugt.
3 zeigt die elektronische Vorrichtung 1 mit dem Puffer 2 in der Konfiguration, die sich auf den HCSL-Standard bezieht. Die in 2 gezeigten Komponenten, die sich auf den LVDS-Standard beziehen, sind in 3 nicht gezeigt. Jedoch ist der Puffer 2 derselbe Puffer 2 wie jener, der in 2 gezeigt ist, wobei die in 2 gezeigten weiteren Teile und Stufen auch in 3 als vorhanden angenommen werden können.
Um den in 2 gezeigten Puffer 2 für den HCSL-Standard zu konfigurieren, wird der NMOS-Transistor N3 (zweite Stromquelle) abgeschaltet. Dies wird durch Verbinden des Steuer-Gate des Transistors N3 mit Erde durchgeführt. Dies kann beispielsweise durch elektronisches Kurzschließen des Gate von N3 an Erde GND erfolgen. Der Drain-Strom des PMOS-Transistors P3 (erste Stromquelle) wird so gesteuert, dass an den externen 50-Ω-Widerständen RL, die in einer Eintaktkonfiguration mit den Ausgangsknoten OUT1 und OUT2 verbunden sind, der korrekte Spannungshub erzeugt wird.
Die Transistoren P4 und P3 bilden einen Stromspiegel. Die Steuer-Gates der Transistoren P4 und P3 sind miteinander gekoppelt. Die Steuer-Gates der Transistoren P3 und P4 sind außerdem mit dem Drain von P4 gekoppelt (Stromspiegelkonfiguration). Es gibt eine mit dem Drain von P4 gekoppelte Stromquelle ICS1, die den Strom ITAIL am Drain von P3 definiert, der dem Puffer zugeführt wird (NOD1). Es kann ein bestimmter Spielungsfaktor n implementiert sein, um den Strom durch P4 (Strom ICS1) um einen Faktor n bezüglich des Stroms ITAIL zu reduzieren.
Da die zweite Stromquelle (Transistor N3) abgeschaltet ist, ist der Gleichtaktstrom ICM null. Der gesamte Strom ITAIL wird daher den Lastwiderständen RL in Abhängigkeit von den Eingangssignalen INN und INP, die an den Steuer-Gates von P1, N1 bzw. P2, N2 vorhanden sind, zugeführt. In dieser Konfiguration ist kein Gleichtakt-Regelkreis erforderlich.
4 zeigt einen vereinfachten Schaltplan der elektronischen Vorrichtung 1 und genauer des Puffers 2, der für die LVCMOS-Betriebsart konfiguriert ist. Der Puffer 2 ist derselbe wie jener, der in den 3 und 2 gezeigt ist. Jedoch sind Teile und Komponenten, die für die LVCMOS-Betriebsart nicht notwendig sind, in 4 nicht gezeigt. 4 zeigt, wie der Puffer 2 aus 2 und 3 konfiguriert sein kann, um der LVCMOS-Betriebsart zu entsprechen.
Die LVCMOS-Betriebsart erfordert einen Schiene-zu-Schiene-Ausgangspuffer. Das Gate von P3 (zweites Steuer-Gate der ersten Stromquelle) ist elektronisch an Erde kurzgeschlossen. Das Gate der zweiten Stromquelle (Transistor N3) ist an der Versorgungsspannung AVDD kurzgeschlossen. Dies bedeutet, dass VRT und VRB beide null sind. Daher sind die Transistoren P3 und N3 in der niederohmigen Betriebsart und repräsentieren geschlossene Schalter (verbunden), die einen minimalen Durchlasswiderstand (RDSON) besitzen. Demgemäß erzeugt in der LVCMOS-Betriebsart der Puffer 2 ein volles Eintakt-Ausgangssignal an den Ausgangsknoten OUT1 und OUT2 in Antwort auf die Eingangssignale INN und INP. Die Ausgangssignale an den Knoten OUT1 und OUT2 schwanken zwischen Erde GND und dem Versorgungsspannungspegel AVDD.
Gemäß einem Aspekt der Erfindung kann die Anstiegs- und/oder Abfallzeit des Puffers 2 durch Einstellen der Impedanz des Transistors N3 und/oder des Transistors P3 verändert werden. Dies kann durch Anlegen im Voraus definierter Spannungspegel VRT und VRB an die Steuer-Gates der Transistoren P3 und N3 durchgeführt werden. Dies bedeutet, dass die Spannungspegel VRT und VRB an den Steuer-Gates von P3 und N3 auf Werte, die von null verschieden sind, eingestellt werden können.
5 zeigt die elektronische Vorrichtung 1 mit dem Puffer 2 in der Konfiguration, die sich auf den CML-Standard oder die CML-Betriebsart bezieht. Die in 2, 3 und 4 gezeigten Komponenten, die sich auf die anderen Betriebsarten beziehen, sind in 5 zum Teil nicht gezeigt. Jedoch ist der Puffer 2 derselbe Puffer 2 wie jener, der in den anderen Figuren gezeigt ist, wobei die weiteren Teile und Stufen, die in 5 nicht gezeigt sind, als in 5 ebenfalls vorhanden angenommen werden können.
Um den in 5 gezeigten Puffer 2 für den CML-Standard zu konfigurieren, wird der PMOS-Transistor P3 (erste Stromquelle) abgeschaltet. Dies wird durch Koppeln des Steuer-Gate des Transistors P3 mit dem Leistungsversorgungsspannungspegel AVDD durchgeführt. Dies kann durch elektronisches Kurzschließen des Gate von P3 an AVDD erfolgen. Der Drain-Strom des NMOS-Transistors N3 (zweite Stromquelle) wird so gesteuert, dass an den externen 50-Ω-Widerständen RL, die in einer Eintaktkonfiguration mit den Ausgangsknoten OUT1 und OUT2 verbunden sind, der korrekte Spannungshub erzeugt wird. RL und ICM können in Abhängigkeit vom geforderten Hub und von der geforderten Treibstärke ebenso auf andere Werte eingestellt sein.
Die Transistoren N4 und N3 bilden einen Stromspiegel. Die Steuer-Gates der Transistoren N4 und N3 sind miteinander gekoppelt. Die Steuer-Gates der Transistoren N3 und N4 sind außerdem mit dem Drain von N4 (Stromspiegelkonfiguration) gekoppelt. Es gibt eine mit dem Drain von N4 gekoppelte Stromquelle ICS2, die den Strom ICM am Drain von N3 definiert, der dem Puffer zugeführt wird (NOD2). Es kann ein bestimmter Spielungsfaktor n implementiert sein, um den Strom durch N4 (Strom ICS2) um einen Faktor n bezüglich des Stroms ICM zu reduzieren.
Da die erste Stromquelle (Transistor P3) abgeschaltet ist, ist der Schwanzstrom ITAIL null. Der gesamte Strom ICM wird daher den Lastwiderständen RL in Abhängigkeit von den Eingangssignalen INN und INP, die an den Steuer-Gates von P1, N1 bzw. P2, N2 vorhanden sind, zugeführt. In dieser Konfiguration ist kein Gleichtakt-Regelkreis erforderlich.
6 zeigt einen detaillierten vereinfachten Schaltplan einer Ausführungsform der Erfindung. Die elektronische Vorrichtung 1 umfasst den Puffer 2, der konfigurierbar ist, um den LVDS-Standard, dem HCSL-Standard, dem LVCMOS-Standard und dem CML-Standard einzuhalten. Der Puffer 2 ist zu dem in 2, 3, 4 und 5 gezeigten Puffer 2 ähnlich. Der Puffer 2 umfasst grundsätzlich die Transistoren P1, N1, P2 und N2 sowie die Transistoren P3 und N3, die als Stromquellen konfiguriert sind, und einige weitere Schalter, Komponenten und Stufen, um die vier in 2, 3, 4 und 5 gezeigten Konfigurationen zu implementieren.
Demgemäß gibt es den Regelkreis mit dem Operationsverstärker OA1, dem Transistor P4 und dem Widerstand R. Das Gate des Transistors P3 kann mit dem Gate des Transistors P4 verbunden sein. Die Gates der Transistoren P3 und P4 sind dann mit dem Ausgang des Operationsverstärkers OA1 verbunden. Der positive Eingang des Operationsverstärkers OA1 ist zwischen den Drain des Transistors P4 und den Widerstand R geschaltet. Der negative Eingang ist mit einer Spannungsquelle VREF1 gekoppelt, um eine Bezugsspannung zu empfangen. Der Spannungspegel VREPL am positiven Eingang des Operationsverstärkers OA1 definiert die Ströme durch P4 und P3. Mit den Schaltern S5 und S6 kann das Gate von P3 entweder an P4 für die in 2 gezeigte LVDS-Konfiguration oder an GND oder an den Ausgang des Operationsverstärkers OA3 oder den Ausgang des Operationsverstärkers OA1 geschaltet werden. Der Operationsverstärker OA3 richtet den Strom durch P3 ein, der für die HCSL-Betriebsart erforderlich ist. Der positive Eingang des Operationsverstärkers OA3 ist so gekoppelt, dass er die Gleichtakt-Rückkopplungsspannung VCM vom Knoten zwischen den zwei Widerständen RFB1 und RFB2 empfängt. Der negative Eingang des Operationsverstärkers OA2 ist mit einer Bezugsspannungsquelle VREF2 gekoppelt, um einen Bezugsspannungspegel zu empfangen. Der negative Eingang des Operationsverstärkers OA3 ist mit einer Bezugsspannungsquelle VREF3 gekoppelt, um einen Bezugsspannungspegel für die HCSL-Betriebsart zu empfangen. Der positive Eingang des Operationsverstärkers OA2 empfängt außerdem den Gleichtakt-Rückkopplungsspannungspegel VCM, d. h., dass der positive Eingang des Operationsverstärkers OA2 mit dem Knoten zwischen RFB1 und RFB2 gekoppelt ist. Der Operationsverstärker OA1 (die Schleife, die mit dem Operationsverstärker OA1, dem Transistor P4 und dem Widerstand R implementiert ist) richtet den Strom durch P3 für die LVDS-Betriebsart ein. Der Gleichtakt-Regelkreis ist durch den Operationsverstärker OA2 implementiert, der die Gleichtaktspannung VCM vom Widerstandsteiler RFB1, RFB2 empfängt. Ein Schalter S7 verbindet entweder das Steuer-Gate von N3 mit dem Ausgang des Operationsverstärkers OA2 für die LVDS-Betriebsart oder die CML-Betriebsart oder mit Erde GND für die HCSL-Betriebsart oder mit AVDD oder einer einstellbaren Spannung VRB für die LVCMOS-Betriebsart.
Der Schalter S6 verbindet entweder mit Erde oder einem im Voraus bestimmten Spannungspegel VRT zum Bestimmen der Anstiegs- und Abfallzeit des Puffers für die LVCMOS-Betriebsart, mit dem Ausgang des Operationsverstärkers OA1 für die LVDS-Betriebsart, mit dem Ausgang des Operationsverstärkers OA3 für die HCSL-Betriebsart oder mit dem Versorgungsspannungspegel AVDD für die CML-Betriebsart. Die verschiedenen Konfigurationen für LVDS, HCSL, LVCMOS und CML sind in der folgenden TABELLE 1 zusammengefasst. TABELLE 1

Betriebsart S6 S7

LVDS CA1-OUT OA2-OUT

HCSL OA3-OUT GND

LVCMOS GND/VRT AVDD/VRB

CML AVDD OA2-OUT
Die zwei Stromquellen VRT und VRB sind optional und dienen dazu, die Anstiegs- und Abfallzeit des Puffers einzustellen. Dies ist eine sehr kompakte und effiziente Art und Weise des Einstellens von Anstiegs- und Abfallzeiten für die LVCMOS-Betriebsart.
Es gibt außerdem zwei Schaltverhältnis-Korrekturstufen DCC1 und DCC2. Jede der Schaltverhältnis-Korrekturstufen dient dazu, das Schaltverhältnis des Eingangssignals INN bzw. INP einzustellen. Das Eingangssignal INN' wird durch die Schaltverhältnis-Korrekturstufe DCC1 geleitet, um das Schaltverhältnis des Eingangssignal einzustellen, das dann als INN den Steuer-Gates von P1 und N1 zugeführt wird. Das Eingangssignal INP' wird durch die Schaltverhaltnis-Korrekturstufe DCC2 geleitet und dann als Eingangssignal INP an die Steuer-Gates der Transistoren P2 und N2 angelegt. Dies ist notwendig, um für eine Schaltverhältniskorrektur für die LVCMOS-Betriebsart zu sorgen, wenn der Puffer in einer Konfiguration ”einpolig geerdet/differenziell” und/oder ”einseitig-doppelseitig” [engt.: ”single ended/differential and/or in-face-differential-face configuration”] verwendet wird. In der LVCMOS-Betriebsart optimieren die Schaltverhältnis-Korrekturstufen DCC1 und DCC2 das Eingangstakt-Schaltverhältnis auf jeder Seite (P1, N1 und P2, N2) individuell. Die Versorgungsspannung AVDD kann von 1,7 V bis 3,7 V gehen. Die Gleichtaktspannung für die LVDS-Betriebsart beträgt 900 mV für eine Versorgungsspannung von 1,8 V und 1,2 V für eine Versorgungsspannung von 2,3 bis 3,7 V.
7 zeigt einen vereinfachten Schaltplan für eine weitere Ausführungsform der Erfindung. Die elektronische Vorrichtung umfasst den Puffer 2, der dem mit Bezug auf 2 bis 6 beschriebenen grundsätzlich gleicht. Jedoch wird, verglichen mit 6, der vom Transistor P3 gelieferte Schwanzstrom ITAIL nun mit einem einzigen Operationsverstärker OA1 eingestellt. Der in 6 gezeigte Operationsverstärker OA3 kann dann entfallen. Die folgende TABELLE 2 zeigt die Konfiguration von Schaltern S6, S7, S8 und S9, um den Puffer 2 für die vier verschiedenen Betriebsarten LVDS, HCSL, LVCMOS und CML zu konfigurieren. TABELLE 2

Betriebsart S6 S7 S8 S9

LVDS OA1-OUT OA2-OUT VREPL VREF1

HCSL OA3-OUT GND VCM VREF3

LVCMOS GND/VRT AVDD/VRB X X

CML AVDD OA2-OUT X X
In der Tabelle bedeutet ”X”, dass das Signal für den Betrieb gemäß der spezifischen Betriebsart nicht relevant ist.
Der positive Eingang des Operationsverstärkers OA1 empfängt entweder die zwischen dem Transistor P4 und dem Widerstand R vorhandene Spannung (als VREPL bezeichnet) oder die Gleichtaktspannung VCM, die zwischen den Widerständen RFB1 und RFB2 abgegriffen wird, wie in 2 bis 6 gezeigt ist. Der negative Eingang des Operationsverstärkers OA1 wird durch den Schalter S9 zwischen der Bezugsspannung VREF3 für die HCSL-Betriebsart und der Bezugsspannung VREF1 für die LVDS-Betriebsart umgeschaltet. Der Schalter S6 verbindet das Steuer-Gate von P3 entweder mit dem Steuer-Gate von P4 und dem Ausgang des Operationsverstärkers OA1 für die LVDS-Betriebsart und die HCSL-Betriebsart oder mit Erde für die LVCMOS-Betriebsart oder mit AVDD für die CML-Betriebsart. In einer Ausführungsform kann es eine veränderliche Spannungsquelle VRT zum Bereitstellen eines im Voraus definierten Spannungspegels am Gate von P3, um die Anstiegs- und Abfallzeit des Puffers 2 einzustellen, geben. Wenn der positive Eingang des Operationsverstärkers OA1 mit dem Drain von P4 verbinden ist, ist der Puffer für die LVDS-Betriebsart konfiguriert. Wenn der positive Eingang auf das Empfangen von VCM geschaltet ist, ist er für die HCSL-Betriebsart konfiguriert. Der Spiegelfaktor zwischen P4 und P3 kann 1: N sein. N ist vorteilhafterweise größer als 1. Das Steuer-Gate des Transistors N3 wird wie bereits mit Bezug auf 6 beschrieben gesteuert. Demgemäß wird das Steuer-Gate von N3 entweder an Erde für die HCSL-Betriebsart, an den Ausgang des Operationsverstärkers OA2 für die LVDS-Betriebsart oder die CML-Betriebsart oder an AVDD oder eine einstellbare Spannung VRB für die LVCMOS-Betriebsart geschaltet. Die einstellbare Spannung VRB wird dazu verwendet, Anstiegs- und Abfallzeiten des Puffers 2 einzustellen. Der positive Eingang des Operationsverstärkers OA2 empfängt die Gleichtaktspannung VCM, während der negative Eingang des Operationsverstärkers OA2 mit der Bezugsspannungsquelle VREF2 gekoppelt ist.
8 zeigt einen vereinfachten Blockschaltplan der in 6 und 7 gezeigten Schaltverhältnis-Korrekturstufen DCC1 und DCC2. Demgemäß können die Schaltverhältnis-Korrekturstufen DCC1 und DCC2 wie im oberen Teil von 8 gezeigt implementiert sein. Die Eingangstaktsignale (INN' und INP') werden einem Schaltverhältnis-Korrekturpuffer 1 und dann einem weiteren Puffer zugeführt. Das Ausgangssignal des Puffers wird dann durch einen Fehlerdetektor zurückgeführt und der Schaltverhältnis-Korrekturpuffer 1 eingestellt. Ähnlich wie die erste Schaltverhältnis-Korrekturstufe (Schaltverhältniskorrektor 1) ist eine zweite Stufe, die zu einer zweiten Schaltverhältnis-Korrekturstufe (Schaltverhältniskorrektor 2) ähnlich ist, implementiert. Die Ausgabe der ersten Stufe wird zur zweiten Stufe geleitet. Das Ausgangssignal CLKOUT (INN, INP in 6 und 7) kann dann zum Puffer geleitet werden. Die erste Schaltverhältnis-Korrekturstufe kann mit einem ersten NICHT-Glied INV1, einem einstellbaren Widerstand RV, einem Kondensator C und einem weiteren NICHT-Glied INV2 implementiert sein. Der Eingang von INV1 empfängt das Eingangstaktsignal und leitet das Signal zum einstellbaren Widerstand RV, der mit dem Kondensator C gekoppelt ist. Der Knoten zwischen dem Widerstand RV und dem Kondensator C ist mit dem Eingang des zweiten NICHT-Glieds INV2 gekoppelt. Der Ausgang des zweiten NICHT-Glieds INV2 ist mit der zweiten Schaltverhältnis-Korrekturstufe gekoppelt. Es gibt eine weitere Schaltverhältnis-Korrekturstufe. Diese weitere Schaltverhältnis-Korrekturstufe umfasst ein NICHT-Glied INV3, einen weiteren veränderlichen Widerstand RV und einen weiteren Kondensator C sowie ein weiteres NICHT-Glied INV4. Die Komponenten der zweiten Schaltverhältnis-Korrekturstufe sind in einer ähnlichen Weise wie jene der ersten Schaltverhältnis-Korrekturstufe gekoppelt.

Claims

Elektronische Vorrichtung, mit einem Puffer, wobei der Puffer umfasst: einen ersten Schalter und einen zweiten Schalter, die an einem ersten Ausgangsknoten in Reihe geschaltet sind, einen dritten Schalter und einen vierten Schalter, die an einem zweiten Ausgangsknoten in Reihe geschaltet sind, eine erste Stromquelle und eine zweite Stromquelle, wobei die erste Stromquelle an einer Seite mit dem ersten Schalter und dem dritten Schalter und an einer anderen Seite mit einer ersten Versorgungsspannung gekoppelt ist, die zweite Stromquelle an einer Seite mit dem zweiten Schalter und dem vierten Schalter und an einer zweiten Seite mit einer zweiten Versorgungsspannung gekoppelt ist, die erste Stromquelle konfiguriert ist, um in einer ersten Betriebsart und in einer zweiten Betriebsart einen Ausgangshub einzustellen, und die zweite Stromquelle konfiguriert ist, um in der ersten Betriebsart einen Gleichtakt-Spannungspegel des Ausgangssignals einzustellen und in der zweiten Betriebsart einen maximalen Reihenwiderstand zu verschaffen.
Elektronische Vorrichtung nach Anspruch 1, wobei die erste Stromquelle und die zweite Stromquelle konfiguriert sind, um in einer dritten Betriebsart einen gesteuerten Reihenwiderstand zu verschaffen.
Elektronische Vorrichtung nach Anspruch 1 oder 2, wobei in einer vierten Betriebsart die erste Stromquelle konfiguriert ist, um den maximalen Reihenwiderstand zu verschaffen, und die zweite Stromquelle konfiguriert ist, um den gesteuerten Reihenwiderstand zu verschaffen.
Elektronische Vorrichtung nach Anspruch 2 oder 3, wobei die erste Stromquelle und die zweite Stromquelle Transistoren sind, deren Gates gekoppelt sind, um veränderliche Spannungspegel zu empfangen, um in der dritten Betriebsart den Reihenwiderstand der Transistoren zu steuern und so die Anstiegs- und/oder Abfallzeit der Signale an dem ersten und dem zweiten Ausgangsknoten einzustellen.
Elektronische Vorrichtung nach einem vorhergehenden Anspruch, die ferner eine Schaltverhältnis-Korrekturschaltung umfasst, die konfiguriert ist, um das Schaltverhältnis eines Puffereingangssignals über Prozess-, Spannungs- und/oder Temperaturveränderungen zu optimieren.
Elektronische Vorrichtung nach Anspruch 5, die ferner eine Schaltverhältnis-Korrekturschaltung umfasst, die konfiguriert ist, um das Schaltverhältnis über Prozess-, Spannungs- und/oder Temperaturveränderungen für die Eingangssignale in der dritten Betriebsart individuell zu optimieren.
Elektronische Vorrichtung nach einem vorhergehenden Anspruch, die ferner zwei Widerstände umfasst, die zum Schaffen eines Gleichtakt-Rückkopplungsknotens zwischen den zwei Widerständen zwischen dem ersten Ausgangsknoten und dem zweiten Ausgangsknoten in Reihe geschaltet sind.
Elektronische Vorrichtung nach einem vorhergehenden Anspruch, wobei der Puffer in der ersten Betriebsart als Puffer gemäß einem LVDS-Standard konfigurierbar ist.
Elektronische Vorrichtung nach einem vorhergehenden Anspruch, wobei der Puffer konfigurierbar ist als Puffer gemäß einem HCSL-Standard in der zweiten Betriebsart.
Elektronische Vorrichtung nach einem vorhergehenden Anspruch, wobei der Puffer konfigurierbar ist als Puffer gemäß einem LVCMOS-Standard in der dritten Betriebsart.
Elektronische Vorrichtung nach einem vorhergehenden Anspruch, wobei der Puffer konfigurierbar ist als Puffer gemäß einem CLM-Standard in der vierten Betriebsart.
Elektronische Vorrichtung nach einem vorhergehenden Anspruch, die ferner einen Operationsverstärker zum Steuern des Stroms durch die erste Stromquelle in der ersten und der zweiten Betriebsart umfasst.