JPH0793558B2 - タイミング信号遅延回路 - Google Patents
タイミング信号遅延回路Info
- Publication number
- JPH0793558B2 JPH0793558B2 JP1325623A JP32562389A JPH0793558B2 JP H0793558 B2 JPH0793558 B2 JP H0793558B2 JP 1325623 A JP1325623 A JP 1325623A JP 32562389 A JP32562389 A JP 32562389A JP H0793558 B2 JPH0793558 B2 JP H0793558B2
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- JP
- Japan
- Prior art keywords
- clock
- output
- input
- delay
- timing
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、入力のタイミングパルスに対して遅延設定
分解能を倍にするタイミング信号遅延回路についてのも
のである。
分解能を倍にするタイミング信号遅延回路についてのも
のである。
［従来の技術］ 次に、従来技術によるタイミング信号遅延回路の構成図
を第３図により説明する。
を第３図により説明する。
第３図の１はカウンタ、２はオール「０」を検出する検
出回路、３は第１のFF（フリップフロップ）、11はタイ
ミングパルス、12は第１のクロック、13は第２のクロッ
ク、21〜24は遅延データ、16は遅延されたタイミングパ
ルスである。
出回路、３は第１のFF（フリップフロップ）、11はタイ
ミングパルス、12は第１のクロック、13は第２のクロッ
ク、21〜24は遅延データ、16は遅延されたタイミングパ
ルスである。
第３図のカウンタ１はダウンカウンタである。カウンタ
１には、遅延データ入力21〜24をセットする。
１には、遅延データ入力21〜24をセットする。
タイミングパルス11が供給されると、第１のクロック12
のクロックでカウンタ１は遅延データ数のカウントを始
め、カウンタ１の出力がすべて「０」になったことを検
出回路２で検出したときに、第２のクロック13の立上り
でタイミングパルスを出す。
のクロックでカウンタ１は遅延データ数のカウントを始
め、カウンタ１の出力がすべて「０」になったことを検
出回路２で検出したときに、第２のクロック13の立上り
でタイミングパルスを出す。
次に、第３図の作用を第４図の波形図により説明する。
第４図アはタイミングパルス11の波形図であり、第４図
イは第１のクロック12の波形図である。
イは第１のクロック12の波形図である。
第４図ウ〜カは遅延データ21〜24のデータであり、第４
図ウ〜カの「0110」がダウンカウンタ１に予めセットさ
れている。
図ウ〜カの「0110」がダウンカウンタ１に予めセットさ
れている。
タイミングパルス11が供給されると、第４図キ〜コに示
すように、ダウンカウンタ１が第１のクロック12に同期
してダウンカウントを始める。
すように、ダウンカウンタ１が第１のクロック12に同期
してダウンカウントを始める。
第４図サは検出回路２の出力波形であり、第４図キ〜コ
がすべて「０」になったとき、検出回路２は出力を第１
のFF3に出し、第４図シの第２のクロック13の立上り
で、第４図アのタイミングパルス11を第４図スのタイミ
ングパルス16のように遅延させる。
がすべて「０」になったとき、検出回路２は出力を第１
のFF3に出し、第４図シの第２のクロック13の立上り
で、第４図アのタイミングパルス11を第４図スのタイミ
ングパルス16のように遅延させる。
第３図では、カウンタ１にダウンカウンタを使用してい
るが、アップカウンタを使用することもできる。
るが、アップカウンタを使用することもできる。
［発明が解決しようとする課題］ 第３図の回路で、遅延設定分解能を倍にしようとする
と、クロック周波数を倍にし、回路全体の動作速度を倍
にしなければならない。
と、クロック周波数を倍にし、回路全体の動作速度を倍
にしなければならない。
この発明は、遅延分解能を倍にするために付加された遅
延データと、第３のクロック14との排他的論理和をと
り、さらに、第１のFF3の出力とのANDをとって、この出
力を第１のクロック12の倍の周波数の第４のクロックで
タイミングを取り直すことにより、入力のタイミングパ
ルス11に対しての遅延設定分解能を倍にすることを目的
とする。
延データと、第３のクロック14との排他的論理和をと
り、さらに、第１のFF3の出力とのANDをとって、この出
力を第１のクロック12の倍の周波数の第４のクロックで
タイミングを取り直すことにより、入力のタイミングパ
ルス11に対しての遅延設定分解能を倍にすることを目的
とする。
［課題を解決するための手段］ この目的を達成するために、この発明では、第１の遅延
設定データ21〜24を設定し、タイミングパルス11でスタ
ートし、第１のクロック12をカウントするカウンタ１
と、カウンタ１の出力をＤ入力とし、第１のクロック12
と６同じタイミングの第２のクロック13をクロック入力
とする第１のFF3とをもつタイミング信号遅延回路にお
いて、第２のクロック13と同じタイミングの第３のクロ
ック14と第２の遅延設定データ31を入力とするEX−OR
（排他的論理和回路）４と、EX−OR4の出力と第１のFF3
の出力を入力とするANDゲート５と、ANDゲート５の出力
をＤ入力とし、第１のクロック12の２倍の周波数の第４
のクロック15をクロック入力とする第２のFF6とを備え
る。
設定データ21〜24を設定し、タイミングパルス11でスタ
ートし、第１のクロック12をカウントするカウンタ１
と、カウンタ１の出力をＤ入力とし、第１のクロック12
と６同じタイミングの第２のクロック13をクロック入力
とする第１のFF3とをもつタイミング信号遅延回路にお
いて、第２のクロック13と同じタイミングの第３のクロ
ック14と第２の遅延設定データ31を入力とするEX−OR
（排他的論理和回路）４と、EX−OR4の出力と第１のFF3
の出力を入力とするANDゲート５と、ANDゲート５の出力
をＤ入力とし、第１のクロック12の２倍の周波数の第４
のクロック15をクロック入力とする第２のFF6とを備え
る。
次に、この発明によるタイミング信号遅延回路の構成を
第１図により説明する。
第１図により説明する。
第１図の４はEX−OR、５はANDゲート、６は第２のFFで
あり、他は第３図と同じものである。
あり、他は第３図と同じものである。
EX−OR4には、第２のクロック13と同じタイミングの第
３のクロック14と第２の遅延設定データ31を入れる。
３のクロック14と第２の遅延設定データ31を入れる。
ANDゲート５には、EX−OR4の出力と第１のFF3の出力が
入る。
入る。
第２のFF6は、ANDゲート５の出力をＤ入力とし、第１の
クロック12の２倍の周波数の第４のクロック15をクロッ
ク入力とする。
クロック12の２倍の周波数の第４のクロック15をクロッ
ク入力とする。
例えば、第１のクロック12の周波数を500MHzとすれば、
第４のクロック15の周波数を1GHzにする。
第４のクロック15の周波数を1GHzにする。
［作用］ 次に、第１図の作用を第２図により説明する。
第２図は、第１図各部の波形図である。
第２図ア〜シは第４図ア〜シと同じである。
第２図スは遅延設定データ31のデータであり、「１」に
セットされている。
セットされている。
第２図セは第４のクロック14の波形であり、第２のクロ
ック13の波形と同じタイミングで動作する。
ック13の波形と同じタイミングで動作する。
第２図ソは第１のFFの出力波形であり、第４図スの波形
に相当する。
に相当する。
第２図タはEX−OR4の出力の波形であり、遅延設定デー
タ31が「１」にセットされているので、出力波形は第３
のクロック14が反転した形になっている。
タ31が「１」にセットされているので、出力波形は第３
のクロック14が反転した形になっている。
遅延設定データ31が「０」にセットされている場合の出
力波形は第３のクロック14と同じになる。
力波形は第３のクロック14と同じになる。
第２図チはANDゲート５の出力波形図であり、第２図ソ
と第２図タの波形のANDをとったものである。
と第２図タの波形のANDをとったものである。
第２図チで、遅延設定データ31が「０」にセットされて
いる場合は、EX−OR4の出力波形は、クロックの半周期
分だけ手前に移動した形で取り出される。
いる場合は、EX−OR4の出力波形は、クロックの半周期
分だけ手前に移動した形で取り出される。
第２図ツは、第２のクロック13の２倍の周波数の第４の
クロック15の波形である。
クロック15の波形である。
第２図テは、第２図ツのタイミングで取り出される第２
のFF6の出力波形であり、遅延されたタイミングパルス1
6の波形である。
のFF6の出力波形であり、遅延されたタイミングパルス1
6の波形である。
なお、遅延データ31、第１のFF3の出力および第３のク
ロック14の論理、位相が違う場合でも、論理演算を変え
ることにより、同じ結果を得ることができる。
ロック14の論理、位相が違う場合でも、論理演算を変え
ることにより、同じ結果を得ることができる。
［発明の効果］ この発明によれば、遅延分解能を倍にするために付加さ
れた遅延設定データと、第１のクロックとのEX−ORをと
り、第１のFFとのANDをとり、AND出力をＤ入力とし、第
１のクロックの倍の周波数の第４のクロックをクロック
入力とする第２のFFを採用しているので、入力のタイミ
ングパルスに対しての遅延設定分解能を倍にすることが
できる。
れた遅延設定データと、第１のクロックとのEX−ORをと
り、第１のFFとのANDをとり、AND出力をＤ入力とし、第
１のクロックの倍の周波数の第４のクロックをクロック
入力とする第２のFFを採用しているので、入力のタイミ
ングパルスに対しての遅延設定分解能を倍にすることが
できる。
また、従来技術と同じ遅延設定分解能をもつものをこの
発明の回路を用いて作れば、コストや消費電力を少なく
することができる。
発明の回路を用いて作れば、コストや消費電力を少なく
することができる。
第１図はこの発明によるタイミング信号遅延回路の構成
図、第２図は第１図の波形図、第３図は従来技術による
タイミング信号遅延回路の構成図、第４図は第３図の波
形図である。 １……カウンタ、 ２……検出回路、 ３……FF（フリップフロップ）、 ４……EX−OR（排他的論理和回路）、 ５……ANDゲート、 ６……FF。
図、第２図は第１図の波形図、第３図は従来技術による
タイミング信号遅延回路の構成図、第４図は第３図の波
形図である。 １……カウンタ、 ２……検出回路、 ３……FF（フリップフロップ）、 ４……EX−OR（排他的論理和回路）、 ５……ANDゲート、 ６……FF。
Claims (1)
- 【請求項１】第１の遅延設定データ（21）〜（24）を設
定し、タイミングパルス（11）でスタートし、第１のク
ロック（12）をカウントするカウンタ（１）と、カウン
タ（１）の出力をＤ入力とし、第１のクロック（12）と
同じタイミングの第２のクロック（13）をクロック入力
とする第１のFF（３）とをもつタイミング信号遅延回路
において、 第２のクロック（13）と同じタイミングの第３のクロッ
ク（14）と第２の遅延設定データ（31）を入力とするEX
−OR（４）と、 EX−OR（４）の出力と第１のFF（３）の出力を入力とす
るANDゲート（５）と、 ANDゲート（５）の出力をＤ入力とし、第１のクロック
（12）の２倍の周波数の第４のクロック（15）をクロッ
ク入力とする第２のFF（６）とを備えることを特徴とす
るタイミング信号遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325623A JPH0793558B2 (ja) | 1989-12-15 | 1989-12-15 | タイミング信号遅延回路 |
| US07/625,266 US5095232A (en) | 1989-12-15 | 1990-12-10 | Timing signal delay circuit with high resolution or accuracy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325623A JPH0793558B2 (ja) | 1989-12-15 | 1989-12-15 | タイミング信号遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03186012A JPH03186012A (ja) | 1991-08-14 |
| JPH0793558B2 true JPH0793558B2 (ja) | 1995-10-09 |
Family
ID=18178925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325623A Expired - Lifetime JPH0793558B2 (ja) | 1989-12-15 | 1989-12-15 | タイミング信号遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5095232A (ja) |
| JP (1) | JPH0793558B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692415B2 (ja) * | 1991-05-15 | 1997-12-17 | 日本電気株式会社 | パルス除去回路 |
| US5210444A (en) * | 1991-12-20 | 1993-05-11 | The B. F. Goodrich Company | Duty cycle meter |
| JP2590741Y2 (ja) * | 1993-10-18 | 1999-02-17 | 株式会社アドバンテスト | 半導体試験装置用タイミング発生器 |
| US5917353A (en) * | 1995-02-15 | 1999-06-29 | Stmicroelectronics, Inc. | Clock pulse extender mode for clocked memory devices having precharged data paths |
| US5566188A (en) * | 1995-03-29 | 1996-10-15 | Teradyne, Inc. | Low cost timing generator for automatic test equipment operating at high data rates |
| US5598112A (en) * | 1995-05-26 | 1997-01-28 | National Semiconductor Corporation | Circuit for generating a demand-based gated clock |
| AU3991599A (en) * | 1998-05-27 | 1999-12-13 | Thomson Consumer Electronics, Inc | Synchronous reset generation in an asynchronous system |
| JP4641643B2 (ja) * | 2001-03-30 | 2011-03-02 | セイコーインスツル株式会社 | 遅延回路 |
| US7646230B2 (en) * | 2007-09-21 | 2010-01-12 | Siemens Industry, Inc. | Devices, systems, and methods for reducing signals |
| KR101103065B1 (ko) * | 2010-02-25 | 2012-01-06 | 주식회사 하이닉스반도체 | 딜레이 회로 |
| US9520864B2 (en) * | 2014-06-06 | 2016-12-13 | Qualcomm Incorporated | Delay structure for a memory interface |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3725793A (en) * | 1971-12-15 | 1973-04-03 | Bell Telephone Labor Inc | Clock synchronization arrangement employing delay devices |
| JPS60229521A (ja) * | 1984-04-27 | 1985-11-14 | Sony Tektronix Corp | デジタル信号遅延回路 |
| US4737670A (en) * | 1984-11-09 | 1988-04-12 | Lsi Logic Corporation | Delay control circuit |
| JPS62180607A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体集積回路 |
-
1989
- 1989-12-15 JP JP1325623A patent/JPH0793558B2/ja not_active Expired - Lifetime
-
1990
- 1990-12-10 US US07/625,266 patent/US5095232A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5095232A (en) | 1992-03-10 |
| JPH03186012A (ja) | 1991-08-14 |
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