FR2726381A1 - Carte intelligente et procede pour acceder a sa memoire de donnees - Google Patents
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Abstract
Carte caractérisée en ce qu'une valeur d'état indiquant si un mot de passe existe ou non est enregistrée dans une en-tête de chaque bloc de la mémoire de données, et en ce que le mot de passe est enregistré dans une zone d'enregistrement de mots de passe. On accède à l'information de la mémoire de données lorsque le mot de passe enregistré dans la zone de mémoire de données divisée coïncide avec un mot de passe reçu de l'extérieur.
Description
" Carte intelligente et procédé pour accéder à sa mémoire de données "
La présente invention concerne une carte intelli-
gente comportant une mémoire de données divisée en n blocs, une valeur d'état indiquant si un mot de passe existe ou non et le mot de passe étant enregistré dans une en-tête de
chaque bloc de la mémoire de données.
L'invention concerne également un procédé pour accéder à une mémoire de données d'une carte intelligente
et pour protéger son information par un processus de compa-
raison de mots de passe.
Arrière plan de l'invention Généralement, une carte CI (circuit intégré) est classée en une carte de mémoire comportant une mémoire morte ou mémoire à lecture seule de données, et une carte intelligente destinée à lire et écrire des données. Il existe une grande différence entre la carte de mémoire et
la carte intelligente en ce sens que la première ne com-
porte qu'un dispositif de mémoire pour stocker une informa-
tion fixe, tandis que la seconde comporte une unité
centrale de traitement (UCT) en plus du dispositif de mé-
moire. L'UCT de la carte intelligente accède (lit/écrit) au dispositif de mémoire par un signal de commande fourni par un lecteur de carte extérieur et forme une communication de
données avec le lecteur de carte extérieur suivant le pro-
tocole ISO 7816, par l'intermédiaire d'un dispositif d'en-
trée/sortie série (SIO), ce qui permet ainsi de corriger et
d'ajouter facilement une information à l'intérieur du dis-
positif de mémoire.
Récemment, la carte de CI a montré une tendance croissante à l'utilisation de la carte intelligente du fait du service pour l'émetteur, le sous-émetteur et le porteur,
ainsi que du fait d'une fiabilité élevée en sécurité d'in-
formation privée.
La figure 1 représente une construction interne
schématique de la carte intelligente qui est largement uti-
lisée ou connue de la technique. Une UCT 103 réalise une communication de données asynchrone avec le lecteur de carte par l'intermédiaire d'un SIO 101, par un signal de
commande fourni de l'extérieur. L'UCT 103 accède aux don-
nées d'une mémoire morte programmable et électriquement ef-
façable (EEPROM) 107 utilisée comme mémoire de données pour émettre les données vers le SIO 101, et corrige ou remplace les données de la EEPROM 107 ou ajoute de nouvelles données à la EEPROM 107, suivant des instructions émises par le SIO
101.
Une ROM (mémoire morte) 105, servant de disposi-
tif de mémoire de programme, stocke un programme de com-
mande utilisé pour émettre des données par le SIO 101, et des données de système de fonctionnement pour accéder à la EEPROM 107. La EEPROM 107 stocke l'information concernant
le porteur, l'émetteur, le sous-émetteur, etc. L'informa-
tion stockée dans la EEPROM 107 n'est pas toujours permise
d'accès à quelqu'un ou à partir d'un lecteur de carte quel-
conque, mais ne peut être obtenue que lorsqu'un numéro se-
cret promis ou un mot de passe coïncident. Par suite, l'UCT 103 compare les données émises par le SIO 101, avec un mot de passe stocké dans la ROM 105, et accède à la EEPROM lorsqu'ils sont égaux. Dans ce cas, l'UCT 103 peut lancer, corriger ou compléter les données demandées par l'émetteur, le sous-émetteur ou le porteur, en accédant à la EEPROM 107. Si le mot de passe fourni par le porteur ne coïncide pas avec le mot de passe stocké pendant l'initialisation, on ne peut accéder à la EEPROM 107 et il est impossible de
lire, corriger ou compléter l'information.
Dans la carte intelligente conventionnelle, on vérifie par le logiciel si le mot de passe présenté par le
porteur coïncide avec le mot de passe stocké pendant l'ini-
tialisation. Ce faisant la charge de l'UCT augmente. De
plus, comme on accède facilement à l'information de la mé-
moire de données et comme on accède à toute une information inutile provenant de l'aspect du porteur, la stabilité pour assurer un secret du porteur est diminuée et l'information
peut être mal utilisée.
Résumé de l'invention La présente invention a donc pour objet de créer une carte intelligente permettant d'augmenter la fiabilité
de gestion de l'information d'une mémoire de données en di-
visant la mémoire de données en blocs, en enregistrant un
mot de passe dans chaque bloc et en accédant à l'informa-
tion d'une zone correspondante par un processus de compa-
raison de mots de passe.
Un autre objet de l'invention est de créer une carte intelligente permettant de réduire la charge de l'UCT
et le temps de comparaison de mots de passe.
Un autre objet encore de l'invention est de créer une carte intelligente qui permette d'utiliser une carte comme différents dispositifs de stockage en divisant une
mémoire de données en diverses zones.
A cet effet, l'invention concerne une carte in-
telligente caractérisée en ce qu'elle comprend: - un contrôleur pour fournir un signal de division de la mémoire de données et des données de mots de passe; - un dispositif de protection d'information pour rechercher une zone de mémoire divisée et pour accéder à l'information de stockage de la mémoire de données lorsque
le mot de passe enregistré dans la zone de mémoire de don-
nées divisée coincide avec un mot de passe reçu de l'exté-
rieur.
Suivant d'autres caractéristiques de la carte in-
telligente: a) la carte comprend - une mémoire de données pour stocker un programme
de fonctionnement de cette carte intelligente et une infor-
mation d'utilisateur; - un processeur de protection d'information pour protéger une zone de stockage d'information d'utilisateur de la mémoire de données; et - un contrôleur pour accéder directement à une zone de stockage de programme de fonctionnement sans le processeur de protection d'information, pour fournir un mot de passe de manière à ne pas utiliser arbitrairement la
zone de stockage d'information d'utilisateur, et pour accé-
der à cette zone de stockage d'information d'utilisateur par l'intermédiaire d'un processus de comparaison de mots
de passe du processeur de protection d'information.
b) le processeur de protection d'information com-
prend:
- un circuit de division de mémoire et de récep-
tion de données de mots de passe pour générer un signal de désignation accédant à une zone de stockage de mots de
passe de chaque bloc, et pour recevoir un mot de passe pro-
venant de l'extérieur; - un circuit de comparaison de mots de passe pour comparer le mot de passe généré par le circuit de division de mémoire et de réception de données de mots de passe, avec le mot de passe stocké dans la mémoire de données; - un circuit de génération de signal de commande d'accès pour générer un signal de commande d'accès accédant à la mémoire de données lorsque les deux mots de passe coincident; - un circuit de réglage ou de mise à l'état de
zone d'enregistrement de mots de passe pour désigner préfé-
rentiellement une zone d'enregistrement de mots de passe
lorsqu'un bloc prescrit de la mémoire de données est sélec-
tionné, et pour régler une zone d'enregistrement d'informa- tion à laquelle on doit accéder; - un circuit de génération d'adresse d'accès pour générer un signal d'adresse destiné à permettre l'accès au mot de passe et à l'information par les sorties du circuit de division de mémoire et de réception de données de mot de
passe, et par le circuit de réglage de zone d'enregistre-
ment de mots de passe; et - un circuit de génération de signal de commande
de synchronisation pour générer un signal d'adresse dési-
gnant un bloc pour accéder à la mémoire de données, et pour
générer un signal de commande de synchronisation pour ef-
fectuer une comparaison de mots de passe.
c) le circuit de comparaison de mots de passe com-
prend: - un premier comparateur de mots de passe pour comparer le mot de passe d'un octet dans l'unité du bit; - un circuit de stockage temporaire du résultat de la comparaison des mots de passe, pour stocker la sortie du premier comparateur de mots de passe; et
- un second comparateur de mots de passe pour con-
firmer les résultats de la comparaison des mots de passe
pour tous les octets.
L'invention concerne également un procédé pour accéder à une mémoire de données de la carte intelligente,
procédé caractérisé en ce qu'il comprend les étapes consis-
tant à: - diviser la mémoire de données en n blocs; - enregistrer une valeur d'état indiquant si un mot de passe existe ou non et si le mot de passe se trouve
dans la même position de chaque bloc de la mémoire de don-
nées; - comparer le mot de passe enregistré dans chaque bloc, avec un mot de passe reçu de l'extérieur; et - accéder à une zone de stockage d'information
lorsque les mots de passe coïncident.
Suivant d'autre caractéristiques du procédé - la mémoire de données est divisée en blocs de taille constante, tandis que la valeur d'état et le mot de
passe sont enregistrés dans une en-tête de chaque bloc.
- les blocs divisés sont de même taille ou de
tailles différentes suivant les caractéristiques de l'in-
formation de stockage.
Selon un aspect de l'invention, une UCT ne peut accéder à une mémoire de données que par un processus de comparaison de mots de passe réalisée dans un processeur de
protection d'information. Le processeur de protection d'in-
formation comprend: un circuit de division de mémoire et de réception de données de mots de passe pour générer un signal de désignation accédant à une zone de stockage de mots de passe de chaque bloc et recevant un mot de passe provenant de l'extérieur; un circuit de comparaison de mots de passe pour comparer le mot de passe généré à partir
du circuit de division de mémoire et de réception de don-
nées de mots de passe, avec le mot de passe stocké dans la mémoire de données; un circuit de génération de signal de commande d'accès pour générer un signal de commande d'accès accédant à la mémoire de données lorsque les deux mots de
passe coïncident; un circuit de réglage de zone d'enregis-
trement de mots de passe pour désigner préférentiellement une zone d'enregistrement de mots de passe lorsqu'un bloc prescrit de la mémoire de données est sélectionné, et pour régler une zone d'enregistrement d'information à laquelle
on doit accéder; un circuit de génération d'adresse d'ac-
cès pour générer un signal d'adresse destiné à permettre l'accès au mot de passe et à l'information par les sorties
du circuit de division de mémoire et de réception de don-
nées de mots de passe, et par le circuit de réglage de zone
d'enregistrement de mots de passe; et un circuit de géné-
ration de signal de commande de synchronisation pour géné- rer un signal d'adresse désignant un bloc permettant
d'accéder à la mémoire de données, et pour générer un si-
gnal de commande de synchronisation permettant d'effectuer
une comparaison de mots de passe.
Brève description des dessins
La présente invention sera décrite ci-après de manière plus détaillée à l'aide d'un mode de réalisation représenté sur les dessins annexés dans lesquels:
- la figure 1 est un schéma par blocs représen-
tant la construction interne d'une carte intelligente con-
ventionnelle;
- la figure 2 est un schéma par blocs représen-
tant la construction interne d'une carte intelligente selon la présente invention; - les figures 3A et 3B illustrent un exemple de
division d'une mémoire de données en blocs de taille cons-
tante, et un exemple de stockage d'un mot de passe; - la figure 4 est un schéma par blocs illustrant
la construction interne d'un processeur de protection d'in-
formation selon la figure 2; - la figure 5 est un schéma de circuit détaillé de la figure 4; - la figure 6 est un schéma de circuit détaillé
du circuit de génération de signal de commande de synchro-
nisation représenté à la figure 5; - la figure 7 est un schéma de circuit détaillé du circuit de génération de signal de sélection de bloc de
mémoire et de réception de données de mots de passe repré-
senté à la figure 5; - la figure 8 est un diagramme de formes d'onde opérationnel de la figure 5 lorsqu'il n'y a pas de mot de passe; - la figure 9 est un diagramme de formes d'onde opérationnel de la figure 5 lorsqu'il y a un mot de passe; et - la figure 10 est un diagramme de formes d'onde
opérationnel de la figure 5 lorsqu'un résultat de comparai-
son de mots de passe donne une erreur.
Description détaillée de la forme préférée de
réalisation
Dans la description des dessins, les mêmes réfé-
rences et les mêmes symboles sont utilisés pour désigner
les mêmes éléments.
En se référant à la figure 2, une mémoire de don-
nées selon la présente invention est une EEPROM et se trouve divisée en blocs de taille constante. Chaque bloc de division est classé en un registre d'états de mots de passe, une zone d'enregistrement de mots de passe et une zone de stockage d'information. Pour régler un mot de passe
dans chaque bloc, on règle un "1" dans un bit le plus si-
gnificatif (MSB) du registre d'états de mots de passe de chaque bloc, puis on règle le mot de passe dans la zone d'enregistrement de mots de passe. Pour utiliser la zone de mémoire de données divisée à laquelle le mot de passe est affecté, on vérifie si le mot de passe existe ou non. Si un "1" est réglé dans le MSB du registre d'états de mots de passe, le mot de passe réglé dans la zone d'enregistrement
de mots de passe est comparé à un mot de passe donné prove-
nant de l'UCT 103. Si les mots de passe sont égaux, l'UCT 103 règle un "1" indiquant qu'on peut accéder à la zone de stockage d'information de ce bloc dans un bit venant après le bit le plus significatif, du registre d'états de mots de passe. Si ce n'est pas le cas, un 1"0" indiquant qu'on ne peut accéder à la zone de stockage d'information est réglé
dans le bit suivant le bit le plus significatif, du regis-
tre d'états de mots de passe. Si le bit le plus significa-
tif (MSB) du registre d'états de mots de passe est à "0", cela signifie que le mot de passe n'a pas été affecté. Dans ce cas, la zone de mémoire désignée est accessible sans processus de comparaison de mots de passe, et cet état est
généralement un état initial.
Une EEPROM 107 représentée à la figure 2 comprend
une zone de mémoire morte (ROM) qui est une zone de pro-
gramme destinée à stocker un programme de fonctionnement,
et une zone de EEPROM qui est une zone de mémoire de don-
nées destinée à stocker des données d'information et à al-
louer fonctionnellement une plage constante à différentes zones. La zone de mémoire de données stockant les données
d'information est accédée directement par l'UCT 103 ou ac-
cédée par l'intermédiaire d'un processeur de protection
d'information 201. La zone de programme est accédée direc-
tement par l'UCT 103. La zone de mémoire de données est ac-
cédée facilement en premier. Cependant, une fois que le mot de passe a été enregistré, une zone de mémoire de données correspondante est accédée par un processus de comparaison
de mots de passe pour une zone à utiliser.
Les figures 3A et 3B illustrent la mémoire de données 301 et une zone d'enregistrement de mots de passe
303 comprenant un registre de sélection de bloc de protec-
tion (PBSEL) 306 dans un octet le plus significatif (PSB) de mot de passe de zones divisées respectives BLF-BLO. La mémoire de données 301 est divisée en N zones. Si chaque zone est appelée un "bloc", chaque bloc peut être de même
taille ou de taille différente. Les blocs respectifs BLO-
BLF sont commandés par une valeur fournie par l'UCT 103.
L'UCT 103 désigne une alternance d'une valeur d'état du
PBSEL 303, à partir du PSB.
A la figure 3, la mémoire de données 301 est di-
visée en 16 blocs et le PBSEL 306 est de 4 bits. Comme 4 bits génèrent 16 codes, chaque code de 4 bits peut être utilisé comme un seul bloc. Si la taille de chaque bloc unitaire est de 0,5 K octet, la capacité de la mémoire de données 301 devient de 8 K octets. Si 4 bits du PBSEL 306 sont "0000B", un premier bloc PLO de 2,5 K octets est sé- lectionné, et si ces 4 bits sont "010lB", un cinquième bloc BL4 de 0,5 K octet est sélectionné. On utilise 4 bits les plus significatifs du PSB pour sélectionner le bloc du PBSEL 306, et les autres bits sont utilisés comme une
adresse de la mémoire de données 301. Par exemple, pour ac-
céder à une adresse 20H du cinquième bloc BL4, les bits correspondants du PBSEL 306 doivent être réglés à "01OlB", et l'adresse de la mémoire de données 301 doit être réglée à "0020H". L'adresse 20H du cinquième bloc BL4 est traitée comme une adresse 520H dans l'adresse réelle de la mémoire de données 301. Ce processus dépend de la manière d'écrire une valeur dans le PBSEL d'un registre de sélection de bloc
de mémoire d'un circuit de génération de signal de sélec-
tion de bloc de mémoire et de réception de données de mot de passe 407 à l'intérieur du processeur de protection
d'information 201.
La figure 4 illustre le processeur de protection d'information 201 représenté à la figure 3. Un circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407 décode les signaux de sélection de bloc de mémoire de données et de sélection d'adresse d'enregistrement de mot de passe qui sont générés
par l'UCT 103, de manière à générer des données de sélec-
tion, du bloc divisé et de la zone d'enregistrement de mots de passe, et enregistre les données de mot de passe reçues de l'extérieur pour générer les données de mot de passe dans une chronologie de comparaison. L'UCT 103 fournit un signal de commande de lecture au circuit de génération de signal de sélection de bloc de mémoire et de réception de mot de passe 407 pour vérifier un état d'accès à la mémoire de données ou un état de traitement de comparaison de mots
de passe.
Un premier comparateur de mots de passe 419 com-
pare bit par bit les données de mot de passe générées par le circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407, avec le mot de passe enregistré dans le bloc sélectionné de la mémoire de données, de manière à générer un résultat de comparaison de mots de passe pour un octet. Un circuit de
stockage temporaire de mots de passe 409 stocke momentané-
ment le résultat de la comparaison des mots de passe jus-
qu'à ce que les mots de passe soient comparés pour tous les octets. Un second comparateur de mots de passe 421 confirme de nouveau le résultat de la comparaison des mots de passe pour tous les octets stockés dans le circuit de stockage temporaire de mots de passe 409, avant la synchronisation de fin de comparaison générée par un circuit de génération de signal de commande de synchronisation 405. Un circuit de
génération de signal de commande d'accès 403 génère un si-
gnal de commande d'accès indiquant que la zone de mémoire de données sélectionnée est accessible lorsque le résultat de la comparaison des mots de passe généré par le second comparateur de mots de passe 421 indique que les mots de
passe coïncident, et lorsqu'il existe une information indi-
quant que le mot de passe existe dans la zone de mémoire de
données sélectionnée.
Le circuit de génération de signal de commande de synchronisation 405 compte une horloge suivant un signal de
démarrage généré en même temps que le décodage de désigna-
tion de bloc du circuit de génération de signal de sélec-
tion de bloc de mémoire et de réception de données de mot de passe 407, pour générer un signal de décodage afin de lire un cycle de comparaison de mots de passe, un signal d'horloge de comparaison et le mot de passe enregistré dans le circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407, et fournit un signal de commande de fin de comparaison de mots de passe au second comparateur de mots de passe 421. Un circuit de réglage de zone de stockage de mots de passe 415 génère une adresse pour désigner préférentiellement la zone de stockage de mots de passe de chaque bloc de la mémoire de données. Un circuit de génération de signal d'adresse d'accès 413 sélectionne une suppression de la mémoire de données divisée en N blocs, par un signal généré par le
circuit de génération de signal de sélection de bloc de mé-
moire et de réception de données de mots de passe 407, gé-
nère un signal d'adresse pour désigner une zone d'accès de mot de passe, et génère un signal d'adresse pour accéder à une valeur de stockage d'information lorsque la comparaison
des mots de passe est terminée.
La figure 5 est un schéma de circuit plus dé-
taillé de la figure 4. Les lignes 1502 et 1503 appliquées au circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mots de passe 407 et
au circuit de génération de signal de commande de synchro-
nisation 405, sont partagées par un bus de données, un bus d'adresses et un bus de commande, entre l'UCT 103 et la EEPROM 107, et reçoivent chacune un signal de commande, une adresse et une donnée à travers ceux ci. La ligne 505 [a(7:0)], RESET, CLK, NREG RD, NREG WR] est reçue de l'UCT 103. La donnée de mot de passe stockée dans la EEPROM 107 est reçue par la ligne 503 [ad(7:0)]. Un signal de commande d'habilitation ECE de la EEPROM 107 branché au circuit de génération de signal de commande de synchronisation 405,
accède à la EEPROM 107 lorsqu'un accès de signal de com-
mande d'accès apparaît pendant un cycle de comparaison de mots de passe COMPCYCLE. L'état de traitement du processeur de protection d'information 201 est vérifié par l'UCT 103 par l'intermédiaire d'un bus de données idb (7:0) branché au circuit de génération de signal de sélection de bloc de
mémoire et de réception de données de mot de passe 407.
Un signal de remise à l'état initial de l'UCT 103 est appliqué à une borne de remise à l'état initial R d'une bascule (flip-flop) 571 du circuit de génération de signal de commande d'accès 403, et à chaque borne de remise à
l'état initial du circuit de génération de signal de com-
mande de synchronisation 405 et du circuit de génération de signal de sélection de bloc de mémoire et de réception de mot de passe 407. Le signal de remise à l'état initial est en outre appliqué, par une porte NON-OU 525 du circuit de stockage de mot de passe temporaire 409, à chaque borne de remise à l'état initial R des bascules 577-587. Un signal d'horloge CLK de l'UCT 103 est appliqué, comme horloge de fonctionnement de base, au circuit de génération de signal
de commande de synchronisation 405 et au circuit de généra-
tion de signal de sélection de bloc de mémoire et de récep-
tion de données de mot de passe 407. Un signal de commande
d'écriture de registre NREG WR branché au circuit de géné-
ration de signal de sélection de bloc de mémoire et de ré-
ception de données de mot de passe 407, écrit les données
de mot de passe dans le bloc divisé de la mémoire de don-
nées. Un signal de commande de lecture de registre NREG RD branché au circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe
407, lit un signal d'état de protection d'information pro-
venant de l'UCT 103 par le bus de données idb.
Un signal de commande de départ d'entraînement du
circuit de génération de signal de sélection de bloc de mé-
moire et de réception de données de mot de passe 407, est appliqué au circuit de génération de signal de commande de synchronisation 405, au circuit de génération de signal de commande d'accès 403 et au circuit de stockage temporaire
de mot de passe 409, pour sélectionner le bloc par un si-
gnal d'adresse de désignation de bloc de mémoire passant
par le bus de d'adresses a(7:0), lorsque le signal de com-
mande d'écriture de registre NREG WR est appliqué. S'il n'y a pas de mot de passe stocké dans la EEPROM 107, le mot de passe peut être enregistré et, si le mot de passe existe, une comparaison de mots de passe est démarrée. Un signal d'adresse de désignation de bloc de mémoire PBSR du circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407 est appliqué à un multiplexeur 575 du circuit de génération de signal l0 d'adresse d'accès 413, à des portes NON-OU 507, 509 et à un inverseur 541 du circuit de réglage de zone de stockage de
mot de passe 415, pour désigner une position servant à sé-
lectionner le bloc divisé de la mémoire de données et à ac-
céder au mot de passe de chaque bloc.
Un signal de cycle de comparaison de mots de
passe COMPCYCLE du circuit de génération de signal de com-
mande de synchronisation 405 est utilisé comme signal de
synchronisation ou de chronologie représentant un inter-
valle de comparaison de mots de passe, et ce signal est ap-
pliqué à une porte ET 555 du circuit de génération de
signal d'adresse d'accès 413 et à un inverseur 537 du cir-
cuit de réglage de zone de stockage de mots de passe 415.
Pendant le cycle de comparaison de mots de passe, on accède à la zone de mémoire de données de mots de passe de la EEPROM 107, et on la compare. De plus, le signal de cycle
de comparaison de mots de passe COMPCYCLE du circuit de gé-
nération de signal de commande de synchronisation 405 est appliqué au signal de cycle de comparaison de mots de passe COMPCYCLE du circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407. Pendant le cycle de comparaison de mots de passe, un bloc pour accéder à l'information de la EEPROM 107 est désigné, la zone d'enregistrement de mots de passe
est désignée, et la donnée de mot de passe pour une compa-
raison est générée.
Un signal d'adresse adb (2:0) du circuit de géné-
ration de signal de commande de synchronisation 405 est ap-
pliqué au circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407, et utilisé comme signal de décodage de sélection d'ha- bilitation de registre pour lire séquentiellement le mot de
passe enregistré dans un registre interne. Un signal d'hor-
loge de comparaison de mots de passe COMPCLK est appliqué à chaque borne d'horloge C des bascules 579-587 du circuit de stockage temporaire de mot de passe 409, et utilisé comme horloge pour verrouiller un résultat de comparaison de mots de passe. Un signal de fin de comparaison de mots depasse ENDCOMP destiné à traiter une fin de comparaison de mots de passe, est appliqué au second comparateur de mots de passe
421. Un signal de désignation de MSB (bit le plus signifi-
catif) PASSW-7 indiquant si le mot de passe existe ou non,
est appliqué à une porte NON-OU 545 du circuit de généra-
tion de signal de commande d'accès 403, et utilisé pour ac-
céder uniquement à un bloc comprenant le mot de passe.
* Le circuit de génération de signal de commande de
synchronisation 405 est représenté en détail à la figure 6.
Des bascules 641-653 sont déclenchées par le signal de re-
mise à l'état initial RESET. La bascule 641 est réglée par
le signal de démarrage, et une borne de sortie Q de la bas-
cule 641 génère un état logique "haut", ce qui provoque le
réglage de la bascule 643. Le signal d'horloge CLK est ap-
pliqué à une borne d'horloge C de la bascule 643 par l'in-
termédiaire d'un inverseur 629 et d'une porte ET 606.
Lorsqu'on démultiplie la sortie de la bascule 641 par l'in-
termédiaire des bascules 643-651, le signal de cycle de
comparaison de mots de passe COMPCYCLE est généré. La sor-
tie de la bascule 651 et la sortie de la bascule 653 sont
appliquées à une porte ET 605. Le signal de fin de compa-
raison de mots de passe ENDCOMP est généré par une porte
NON-OU 617 suivant la sortie de la porte ET 605 et le si-
gnal de passage de mot de passe PASSWDPASS. Le signal d'horloge de comparaison COMPCLK est généré par les sorties des bascules 643 et 653. Un multiplexeur 655 sélectionne une borne d'entrée A ou B suivant le signal de cycle de comparaison de mots de passe COMPCYCLE. Si le signal de cy- cle de comparaison de mots de passe COMPCYCLE est dans l'état logique "haut", les sorties des bascules 645, 647 et 649 sont sélectionnées pour générer le signal d'adresse add(2:0) destiné à désigner une position de stockage de mot
de passe et, si le signal de comparaison est "bas", le si-
gnal d'adresse a(2:0) est généré pour accéder à l'UCT 103.
La borne d'entrée A du multiplexeur 655, le si-
gnal d'horloge CLK et la sortie de la bascule 643, sont ap-
pliqués à une porte NON-ET 621 générant le signal de désignation de MSB (bit le plus significatif) PASSW-7 des
données de mot de passe. Une porte NON-OU 615 reçoit le si-
gnal de cycle de comparaison de mots de passe COMPCYCLE et le signal de commande d'accès du circuit de génération de signal de commande d'accès 403, pour générer le signal de commande d'habilitation ECE permettant d'accéder à la
EEPROM 107.
La figure 7 illustre le circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407 représenté à la figure 5. Le signal de remise à l'état initial initialise un registre de désignation de bloc de mémoire 759 qui stocke une adresse
pour désigner un bloc de mémoire accédant au mot de passe.
Un décodeur de désignation de bloc de mémoire 741 et des
décodeurs de sélection de registres de mots de passe 742-
752 deviennent un mode d'écriture par le signal de commande
d'écriture de registre NREG WR généré par l'UCT 103. Le si-
gnal d'adresse a(7:0) généré par l'UCT 103 est appliqué,
par l'intermédiaire d'un inverseur 703, au décodeur de dé-
signation de bloc de mémoire 741 et aux décodeurs de sélec-
tion de registres de mots de passe 742-752. De plus, le signal d'adresse a(7:0) est appliqué, par l'intermédiaire d'une porte NON-OU 725 et d'un inverseur 705, au décodeur de désignation de bloc de mémoire 741 et aux décodeurs de sélection de registres de mots de passe 742-752. Le nombre des décodeurs de sélection de registres de mots de passe
742-752 est le même que le nombre des mots de passe.
Des mémoires-tampons à trois états 727 et 729
laissent passer respectivement le signal de commande d'ac-
cès et le signal de cycle de comparaison de mots de passe
COMPCYCLE, par un signal de sortie ad du décodeur de dési-
gnation de bloc de mémoire 741 décodant les signaux d'en-
trée. Un signal de sortie de commande d'écriture NRG WR du
décodeur de désignation de bloc de mémoire 741 est le si-
gnal de démarrage du circuit de génération de signal de commande de synchronisation 405 et du circuit de génération de signal de commande d'accès 403, et habilite le registre de désignation de bloc de mémoire 759 pour l'écriture. Dans ce cas, la donnée de désignation du bloc de mémoire du bus de données idb(7:0), reçue par l'UCT 103 en provenance du SIO 101, est enregistrée dans le registre de désignation de bloc de mémoire 759. Le registre de désignation de bloc de mémoire 759 génère le signal d'adresse de désignation de bloc pbsr(3:0). Si les décodeurs de sélection de registre de mots de passe 742-752 sont décodés séquentiellement par les signaux d'entrée par l'intermédiaire du bus d'adresses a(7:0), des registres d'enregistrement de mots de passe correspondants 761-773 sont habilités en écriture. Ainsi, les données de mots de passe du bus de données idb(7:0),
reçues par l'UCT 103 en provenance du SIO 101, sont enre-
gistrées séquentiellement dans les registres d'enregistre-
ment de mots de passe 761-773.
Pour que l'UCT 103 vérifie l'état de fonctionne-
ment du processeur de protection d'information 201, si le signal de commande de lecture NREG RD est appliqué, une
bascule 704 verrouille la sortie d'une bascule 755 pour ha-
biliter un pilote de bus 702. Les sorties des mémoires-
tampons à trois états 727 et 729 d'un circuit de génération de signal d'état de traitement de protection d'information 720, sont transportées sur le bus de données idb connecté à l'UCT 103 par le pilote de bus 702. Ainsi, l'UCT 103 peut
vérifier l'état de fonctionnement du processeur de protec-
tion d'information 201. Des portes NON-ET 775-787 décodent le signal de cycle de comparaison de mots de passe COMPCYCLE et le signal d'adresse de désignation de zone d'enregistrement de mots de passe add(2:0) du circuit de
génération de signal de commande de synchronisation 405.
Les sorties des portes NON-ET 775-787 sont inversées par
des inverseurs 709-721 et appliquées à chaque borne d'habi-
litation de sortie r des registres d'enregistrement de mots de passe 761-771, pour lire séquentiellement les données de mots de passe enregistrées. Les données de mots de passe
générées par le circuit de génération de signal de sélec-
tion de bloc de mémoire et de réception de données de mots de passe 407, sont appliquées à une porte OU exclusive (XOU) 523 du premier comparateurs de mots de passe 419. La porte (XOU) 523 reçoit en outre la donnée de mot de passe générée par la EEPROM 107 par l'intermédiaire du bus de données ad(7:0). La porte (XOU) 523 fournit à une porte NON-ET 502 un résultat de comparaison de mots de passe pour un octet. La sortie du premier comparateur de mots de passe 419 est verrouillée à l'une des bascules 577-589 du circuit de stockage temporaire de mot de passe 409. Les résultats de comparaison pour 7 octets sont appliqués à une porte ET
505 du second comparateur de mots de passe 412. Si les sor-
ties de la porte ET 505 sont toutes dans l'état logique
"haut", les mots de passe résultant de la comparaison coïn-
cident, sinon les mots de passe ne coïncident pas.
La sortie du second comparateur de mots de passe
421 est appliquée à une porte OU 547 du circuit de généra-
tion de signal d'accès 403, ainsi que le signal de sortie de la porte NON-OU 545 recevant le signal de désignation de bit le plus significatif PASSW-7. La porte OU 547 génère un signal de commande de passage de mot de passe PASSWDPASS indiquant le passage du mot de passe. La sortie de la porte OU 547 et la sortie de la bascule 571 sont appliquées à une porte NON ET 503. Une bascule 573 recevant la sortie de la
porte NON-ET 503 génère le signal de commande d'accès indi-
quant qu'un bloc correspondant est accessible. Le signal de commande d'accès est appliqué au circuit de génération de signal de commande de synchronisation 405 et au circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407. Par suite, l'UCT
103 accède à la zone de stockage d'information en habili-
tant la EEPROM 107 par l'intermédiaire de la porte NON-OU 615 représentée à la figure 6, sous l'action du signal de
commande d'accès appliqué au circuit de génération de si-
gnal de commande de synchronisation 405. De plus, comme le
signal de commande d'accès est appliqué au circuit de géné-
ration d'état de traitement de protection d'information 720 du circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407,
l'UCT 102 se trouve dans un état accessible.
Mode d'initialisation ou sans mot de passe Dans un mode sans mot de passe, c'est à dire
lorsqu'une puce est dans un état d'initialisation ou lors-
qu'il n'y a pas de mot de passe dans la zone de mémoire de données de la EEPROM 107, la zone de mémoire de données est
toujours accessible. Le mode sans mot de passe sera mainte-
nant décrit en se référant à la figure 8.
Si le signal d'horloge CLK représenté en (8a) à la figure 8, est appliqué au décodeur de désignation de bloc de mémoire 741 et aux décodeurs de registres de mots
de passe 742-752 du circuit de génération de signal de sé-
lection de bloc de mémoire et de réception de données de mot de passe 407, et si le signal de commande d'écriture du registre NREG WR est abaissé à l'état logique "bas" comme indiqué en (8h) à la figure 8, un signal d'adresse du bus
d'adresses a(7:0) est appliqué directement, par l'intermé-
diaire de l'inverseur 703 et par l'intermédiaire de la porte NON-OU 725 et de l'inverseur 705, au décodeur de dé-
signation de bloc de mémoire 741 et aux décodeurs de sélec-
tion de registres de mots de passe 742-752, de manière à sélectionner le registre de désignation de bloc de mémoire
759 et les registres d'enregistrement de mots de passe 761-
773.
Si la donnée des bornes d'entrée communes raO-ra3 du décodeur de désignation de bloc de mémoire 741 et des
décodeurs de sélection de registres de mots de passe 742-
752, est "07H" comme représenté en (8f) à la figure 8, la borne de commande d'écriture WR qui constitue la sortie du
décodeur de désignation de bloc de mémoire 741 pour dési-
gner le bloc de mémoire, est montée à l'état logique "haut"
pour habiliter le registre de désignation de bloc de mé-
moire 759 et pour faire monter simultanément le signal de démarrage à l'état logique "haut", comme indiqué en (8z) à la figure 8. Le signal de démarrage d'état logique "haut" est appliqué au circuit de génération de signal de commande
de synchronisation 405 et au circuit de génération de si-
gnal de sélection de bloc de mémoire et de réception de données de mot de passe 407. Comme tout d'abord le mot de passe n'est pas réglé dans la EEPROM 107, la porte OU 547 du circuit de génération de signal de commande 403 génère un état logique "haut" comme représenté en (8q) à la figure 8. La bascule 641 du circuit de génération de signal de commande de synchronisation 405 de la figure 6 est réglée
par le signal de démarrage d'état logique "haut", comme in-
diqué en (8z) à la figure 8, et sa borne de sortie Q génère l'état logique "haut". Par suite, les bascules 643 et 651 sont réglées pour générer l'état logique "haut" par leurs bornes de sortie Q, et les bascules 645, 647 et 649 sont remises à l'état initial. Lorsqu'il n'y a pas de mot de passe, bien que le signal de cycle de comparaison de mots de passe COMPCYCLE soit à l'état logique "haut", le cycle de comparaison de mots de passe COMPCYCLE est influencé par
s la bande passante de sortie de la porte OU 5547, comme re-
présenté en (8q) à la figure 8. Par suite, le signal de cy-
cle de comparaison de mots de passe COMPCYCLE est à l'état logique "haut" pendant l'état logique "haut" du signal de démarrage représenté en (8z) à la figure 8. Pendant l'état logique "haut" du signal de cycle de comparaison de mots de passe COMPCYCLE, la donnée add(2:0) de la borne d'entrée A du multiplexeur 655 est sélectionnée pour être appliquée
aux portes NON-ET 775-787 du circuit de génération de si-
gnal de sélection de bloc de mémoire et de réception de données de mot de passe 407 de la figure 7. Si la sortie de l'inverseur 709 est à l'état logique "haut", une valeur du registre de désignation de bloc de mémoire 759 est lue, et le signal d'adresse de désignation de bloc de mémoire PBSR
est généré comme indiqué en (8t) à la figure 8.
Le signal de désignation de bloc de mémoire PBSR est appliqué au multiplexeur 575 du circuit de génération de signal d'adresses d'accès 413, aux portes NON-OU 507 et 509, et à l'inverseur 541 du circuit de réglage de zone de stockage de mots de passe 415. Un signal du bus de données a(2:0) de l'UCT 103 est appliqué à l'inverseur 539 et aux portes NON-OU 517 et 521. La porte NON-OU 519 reçoit les sorties des portes NON-OU 517 et 512. La porte NON-OU 513 reçoit les sorties des portes NON-OU 511 et 519. La sortie
de la porte NON-ET 563 recevant la sortie de la porte NON-
OU 513, est appliquée à une borne de sélection du multi-
plexeur 575. Le multiplexeur 575 génère le signal de dési-
gnation de bloc PBSR du circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407. Une porte ET 555 génère l'état logique "haut" par la sortie de la porte NON-OU 507 dans le cycle de comparaison de mots de passe généré à partir du circuit de génération de signal de commande de synchronisation 405, et des portes ET 557, 559 et 561 génèrent l'état logique "bas". Comme une valeur d'adresse varie avec la sortie d'une porte OU 553, la position de stockage de mot de passe
d'un bloc sélectionné est automatiquement réglée. Les re-
gistres d'enregistrement de mots de passe 761-773 sont ha-
bilités en décodant séquentiellement les décodeurs de sélection de registres de mots de passe 742-752, et les
données de mots de passe reçues par le SIO 101 sont enre-
gistrées séquentiellement dans les registres d'enregistre-
ment de mots de passe 761-773. Lorsqu'il n'y a pas de mot de passe dans la EEPROM 107, le signal d'entrée ad(7:0) de la porte NON-OU 545 est à l'état logique "bas". Si
l'adresse de désignation de bit le plus significatif PASSW-
7 du circuit de génération de signal de commande de syn-
chronisation 405 est à l'état logique "bas", la porte NON-
OU 545 génère l'état logique "haut". La porte OU 547 génère l'état logique "haut" indépendamment de la sortie du second comparateur de mots de passe 505. La bascule 571 est réglée par le signal de démarrage d'état logique "haut" et génère l'état logique "haut" par la borne de sortie Q. Par suite, la porte NON-ET 503 génère l'état logique "bas". La bascule 573 génère l'état logique "bas" comme représenté en (8w) à la figure 8. Le signal de commande d'accès d'état logique
"bas" est appliqué à la porte NON-OU 615 du circuit de gé-
nération de signal de commande de synchronisation 405 pour couper la EEPROM 107, et se trouve en outre appliqué à la mémoire tampon 727 à trois états du circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407, pour habiliter le pilote de bus 702 par la sortie d'un décodeur de vérification de traitement de protection d'information 750. L'UCT 103 lit la sortie du circuit de génération de signal d'état de traitement de protection d'information 720, pour vérifier
l'état de fonctionnement.
Par suite, lorsqu'il n'y a pas de mot de passe dans la EEPROM 107, on peut accéder à la zone de mémoire de données par l'UCT 103. L'information est stockée en al- louant le mot de passe à chaque bloc. Après le réglage à "1" dans le registre d'états de mot de passe, le mot de
passe voulu est réglé.
Mode de Comparaison de mots de passe Lorsque le mot de passe est réglé dans la zone de
mémoire de données de la EEPROM 107, si un résultat de com-
paraison avec le mot de passe reçu de l'extérieur donne une coïncidence, l'information de la zone de mémoire de données
est accessible dans un mode de mots de passe.
Si le mot de passe est réglé dans la EEPROM 107, la borne d'entrée 546 de la porte NON-OU 545 est à l'état logique "haut". Si le signal de commande d'écriture de mot de passe NRG WR est déclenché à l'état logique "bas" comme
représenté en (9h) à la figure 9, le décodeur de désigna-
tion de bloc de mémoire 741 et les décodeurs de sélection
de registre de mots de passe 742-752 du circuit de généra-
tion de signal de sélection de bloc de mémoire et de récep-
tion de données de mot de passe 407, passe dans un mode d'habilitation d'écriture. Le décodeur de désignation de bloc de mémoire 741 génère le signal de démarrage, comme représenté en (9z) à la figure 9, par le signal d'adresse reçu par l'intermédiaire du bus d'adresses a(7:0) de l'UCT 103, et habilite simultanément le registre de désignation de bloc de mémoire 759, en enregistrant ainsi les données de désignation de bloc d'enregistrement transmises par le
SIO 101.
Les mémoires-tampons 727 et 729 à trois états du circuit de génération de signal d'état de traitement de
protection d'information 720 passent par le signal de com-
mande d'accès et le signal de cycle de comparaison de mots de passe COMPCYCLE. Lorsque le signal de démarrage indiqué en "9z" à la figure 9 est appliqué au circuit de génération de signal de commande de synchronisation 405, la bascule 641 génère l'état logique "haut" par la borne de sortie Q. Les bascules 645, 647 et 649 sont remises à l'état initial et génèrent l'état logique "bas" par leurs bornes de sortie
Q. Le signal d'horloge CLK de (9a) à la figure 9 est inver-
sé par un inverseur 629 et règle les bascules 643 et 651 par la porte ET 606. Les bascules 643 et 651 génèrent l'état logique "haut" par leurs bornes de sortie Q. Ainsi, le signal de cycle de comparaison de mots de passe
COMPCYCLE est monté au niveau logique "haut", comme repré-
senté en (9p) à la figure 9, et la porte NON-OU 615 génère l'état logique "bas", comme représenté en (9k) à la figure 9, pour lire les données de mots de passe en habilitant la
EEPROM 107.
La sortie de la bascule 651 est maintenue à un état logique "haut" d'un signal de cycle de comparaison de mots de passe constant COMPCYCLE représenté en (9p) à la
figure 9, par le comptage des bornes d'horloge C des bascu-
les 643-651. Le signal d'horloge de comparaison de mots de
passe COMPCLK représenté en (9x) à la figure 9, est appli-
qué aux bornes d'horloge C des bascules 579-587 du circuit de stockage temporaire de mots de passe 409. Pendant l'état logique " haut " du signal de cycle de comparaison de mots de passe COMPCYCLE, le multiplexeur 655 sélectionne les données générées par les bornes de compteur des bascules 643-651, pour les appliquer à l'inverseur 707 et aux portes
NON-ET 775-787. La porte NON-ET 621 génère le signal de dé-
signation de MSB (bit le plus significatif) PASSW-7 par les
sorties des bascules et par le signal d'horloge CLK.
La valeur de désignation de bloc stockée dans le registre de désignation de bloc de mémoire 759 peut lire dans l'UCT 103 par le pilote de bus 702, et est fournie au multiplexeur 575 du circuit de génération de signal d'adresse d'accès 413, aux portes NON-OU 507, 509 et à l'inverseur 541 du circuit de réglage de zone de stockage de mots de passe 415. La porte ET 563 génère l'état logique "haut" par les sorties des portes NON-OU 517, 521 et par l'inverseur 539 recevant le signal du bus de données a(2:0). Le multiplexeur 575 sélectionne la valeur de sortie
pbsr du registre de blocs de mémoire 759 du circuit de gé-
nération de signal de sélection de bloc de mémoire et de réception de données de mot de passe 407. A l'intérieur du cycle de comparaison de mots de passe COMPCYCLE du circuit de génération de signal de commande de synchronisation 405, la porte NON-OU 507 génère l'état logique "bas", et seule la zone d'enregistrement de mots de passe est directement désignée, à partir de chaque bloc; par les sorties de la
porte OU 553 et des portes ET 557, 559 et 561. Comme repré-
senté en (9c) à la figure 9, les données de mots de passe enregistrées dans la EEPROM 107 sont appliquées à la porte
(XOU) 523 par l'intermédiaire du bus de données ad(7:0).
Si le bloc de mémoire est désigné et si les déco-
deurs de sélection de registres de mots de passe 742-752 sont sélectionnés sélectivement par le bus de données a(7:0) pour habiliter les registres d'enregistrement de mots de passe 761-773, les données de mot de passe émises par le SIO 101 par l'intermédiaire du bus de données idb (7;0) de l'UCT 103 sont enregistrées séquentiellement dans l'unité de l'octet. Le signal d'adresse du bus de données add (2;0) du multiplexeur 655 du circuit de génération de signal de commande de synchronisation 405 est appliqué aux portes NON-ET 775-787, et les inverseurs 709-721 connectés
aux sorties des portes NON-ET 775-787 habilitent les regis-
tres d'enregistrement de mots de passe 761-773, en générant ainsi les données de mot de passe comme représenté en (9i)
à la figure 9. Les valeurs des données de mot de passe re-
présentées en (9i) à la- figure 9 et en (9c) à la figure 9, sont comparées dans la porte (XOU) 523. Si une comparaison de mots de passe pour un octet est terminée, le résultat de
la comparaison est enregistré dans la bascule 577 par l'in-
termédiaire de la porte NON-ET 502. La comparaison des mots
de passe est effectuée pour les données suivantes et le ré-
sultat de la comparaison est enregistré dans la bascule 579. Si la comparaison pour tous les octets de mots de passe est terminée et si les bascules 579-589 génèrent
l'état logique "haut", la porte ET 505 génère l'état logi-
que "haut" comme représenté en (9n) à la figure 9. Comme la sortie de la porte OU 547 est dans l'état logique "haut", comme représenté en (9q) à la figure 9, et comme la sortie de la bascule 571 est dans l'état logique "bas", la sortie
de la bascule 573 est dans l'état logique "haut" et la bas-
cule 573 génère l'état logique "haut" comme représenté en (9w) à la figure 9. Le signal de commande d'accès d'état
logique "haut" est appliqué à la porte NON-OU 615 du cir-
cuit de génération de signal de commande de synchronisation 405, et la porte NON-OU 615 génère l'état logique "bas". Le
signal de commande d'accès est en outre appliqué à la mé-
moire tampon 727 à trois états du circuit de génération de signal d'état de vérification de protection d'information 720 du circuit de génération de signal de sélection de bloc
de mémoire et de réception de données de mot de passe 407.
L'UCT 103 peut vérifier l'état de fonctionnement par le pi-
lote de bus 702.
Par suite, lorsque le mot de passe dans la zone de mémoire de données de la EEPROM 107 coïncide avec le mot de passe reçu de l'extérieur, on accède aux données d'un bloc correspondant. Comme on ne peut accéder aux données
des autres blocs, la fiabilité du secret est augmentée.
Mode de défaut de comparaison de mots de passe Un mode de défaut de comparaison de mots de passe fait apparaître qu'il est impossible d'accéder aux données
car le mot de passe réglé dans le bloc de mémoire de don-
nées ne coïncide pas avec le mot de passe reçu de l'exté-
rieur. On donnera maintenant une description du cas o les
mots de passe ne coïncident pas, comme représenté en (10c) et (10i) à la figure 10. La porte (XOU) 523 compare les mots de passe bit par bit. Si la comparaison des mots de
passe pour un octet est terminée, le résultat de la compa-
raison est enregistré dans la bascule 579 par la porte NON-
ET 502.
Comme indiqué en (10c) et (lOi) à la figure 10, si les mots de passe ne coïncident pas, les bascules 587 et 589 génèrent un état logique "bas", et la sortie de la porte ET 505 est maintenue dans l'état logique "bas" comme représenté en (10n) à la figure 10. Comme la sortie de la bascule 573 du circuit de génération de signal de commande d'accès 403 est maintenue dans l'état logique "bas", comme représenté en (10w) à la figure 10, on ne peut accéder aux
données de ce bloc.
Comme décrit ci-dessus, le processus de comparai-
son de mots de passe est effectué par le matériel pour ré-
duire la charge de i'UCT et pour compliquer le processus de comparaison des mots de passe. Par suite, le secret de la mémoire de données est assuré et la fiabilité du stockage
de données est améliorée.
Bien que l'invention ait été plus particulière-
ment représentée et décrite en se référant à une forme pré-
férée de réalisation de celle-ci, les spécialistes de la question comprendront que les modifications ci-dessus et d'autres modifications de forme et de détails peuvent être
effectuées sans sortir de l'esprit et du cadre de l'inven-
tion.
Claims (11)
1) Carte intelligente comportant une mémoire de données divisée en n blocs, une valeur d'état indiquant si
un mot de passe existe ou non, et le mot de passe étant en-
registré dans une en-tête de chaque bloc de la mémoire de
données, carte intelligente caractérisée en ce qu'elle com-
prend: - un contrôleur pour fournir un signal de division de la mémoire de données et des données de mots de passe; - un dispositif de protection d'information pour rechercher une zone de mémoire divisée et pour accéder à l'information de stockage de la mémoire de données lorsque
le mot de passe enregistré dans la zone de mémoire de don-
nées divisée coïncide avec un mot de passe reçu de l'exté-
rieur.
2) Procédé pour accéder à une mémoire de données d'une carte intelligente, procédé caractérisé en ce qu'il comprend les étapes consistant à: diviser la mémoire de données en n blocs; - enregistrer une valeur d'état indiquant si un mot de passe existe ou non et si le mot de passe se trouve
dans la même position de chaque bloc de la mémoire de don-
nées; - comparer le mot de passe enregistré dans chaque bloc, avec un mot de passe reçu de l'extérieur; et - accéder à une zone de stockage d'information
lorsque les mots de passe coïncident.
3) Procédé selon la revendication 2, caractérisé en ce que la mémoire de données est divisée en blocs de taille constante, tandis que la valeur d'état et le mot de
passe sont enregistrés dans une en-tête de chaque bloc.
4) Procédé selon la revendication 3, caractérisé en ce que les blocs divisés sont de même taille ou de
tailles différentes suivant les caractéristiques de l'in-
formation de stockage.
) Carte intelligente caractérisée en ce qu'elle comprend: - une mémoire de données pour stocker un programme
de fonctionnement de cette carte intelligente et une infor-
mation d'utilisateur; - un processeur de protection d'information pour protéger une zone de stockage d'information d'utilisateur de la mémoire de données; et - un contrôleur pour accéder directement à une zone de stockage de programme de fonctionnement sans le processeur de protection d'information, pour fournir un mot de passe de manière à ne pas utiliser arbitrairement la
zone de stockage d'information d'utilisateur, et pour accé-
der à cette zone de stockage d'information d'utilisateur par l'intermédiaire d'un processus de comparaison de mots
de passe du processeur de protection d'information.
6) Carte intelligente selon la revendication 5,
caractérisée en ce que le processeur de protection d'infor-
mation comprend:
- un circuit de division de mémoire et de récep-
tion de données de mots de passe pour générer un signal de désignation accédant à une zone de stockage de mots de
passe de chaque bloc, et pour recevoir un mot de passe pro-
venant de l'extérieur; - un circuit de comparaison de mots de passe pour comparer le mot de passe généré par le circuit de division de mémoire et de réception de données de mots de passe, avec le mot de passe stocké dans la mémoire de données; - un circuit de génération de signal de commande d'accès pour générer un signal de commande d'accès accédant à la mémoire de données lorsque les deux mots de passe coincident; - un circuit de réglage ou de mise à l'état de
zone d'enregistrement de mots de passe pour désigner préfé-
rentiellement une zone d'enregistrement de mots de passe
lorsqu'un bloc prescrit de la mémoire de données est sélec-
tionné, et pour régler une zone d'enregistrement d'informa-
tion à laquelle on doit accéder; - un circuit de génération d'adresse d'accès pour générer un signal d'adresse destiné à permettre l'accès au mot de passe et à l'information par les sorties du circuit de division de mémoire et de réception de données de mot de
passe, et par le circuit de réglage de zone d'enregistre-
ment de mots de passe; et - un circuit de génération de signal de commande
de synchronisation pour générer un signal d'adresse dési-
gnant un bloc pour accéder à la mémoire de données, et pour
générer un signal de commande de synchronisation pour ef-
fectuer une comparaison de mots de passe.
7) Carte intelligente selon la revendication 6, caractérisée en ce que le circuit de comparaison de mots de passe comprend: - un premier comparateur de mots de passe pour comparer le mot de passe d'un octet dans l'unité du bit; - un circuit de stockage temporaire du résultat de la comparaison des mots de passe, pour stocker la sortie du premier comparateur de mots de passe; et
- un second comparateur de mots de passe pour con-
firmer les résultats de la comparaison des mots de passe
pour tous les octets.
8) Carte intelligente comportant un dispositif
d'entrée/sortie série (SIO), une unité centrale de traite-
ment (UCT) et une mémoire morte programmable électriquement effaçable (EEPROM), comprenant: un processeur de protection d'information connecté aux bus de données, d'adresses et de commande de l'UCT, et aux bus de données, d'adresses et de commande de la EEPROM, pour protéger l'accès des données d'une mémoire de données
de la EEPROM.
9) Carte intelligente selon la revendication 8,
caractérisée en ce que le processeur de protection d'infor-
mation comprend: - un circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mots de
passe pour décoder des signaux de sélection de bloc de mé-
moire de données et des signaux de sélection d'adresse d'enregistrement de mot de passe qui sont générés par 1'UCT, de manière à générer des données pour sélectionner
un bloc divisé de la mémoire de données et une zone d'enre-
gistrement de mots de passe, pour enregistrer des données de mots de passe reçues de l'extérieur de manière à générer les données de mots de passe à des instants de comparaison, pour fournir un signal d'accès de mémoire de données ou un
signal d'état de traitement de comparaison, suivant un si-
gnal de commande de lecture de 1'UCT, et pour fournir les
données de mots de passe générées par un processus de com-
paraison de mots de passe; - un premier comparateur de mots de passe pour
comparer les données de mots de passe générées par le cir-
cuit de génération de signal de sélection de bloc de mé-
moire et de réception de données de mot de passe, le mot de
passe étant enregistré dans une zone sélectionnée de la mé-
moire de données dans l'unité du bit, de manière à générer un résultat de comparaison de mots de passe pour un octet; - un circuit de stockage temporaire de mots de
passe pour stocker momentanément le résultat de la compa-
raison des mots de passe jusqu'à ce qu'une comparaison de mots de passe pour tous les octets soit terminée;
- un second comparateur de mots de passe pour con-
firmer de nouveau le résultat de la comparaison des mots de passe pour tous les octets stockés dans le circuit de stockage temporaire de mots de passe avant l'instant de fin de la comparaison; - un circuit de génération de signal de commande d'accès pour générer un signal de commande d'accès faisant
apparaître qu'une zone sélectionnée de la mémoire de don-
nées est accessible lorsque le résultat de comparaison de mots de passe, généré par le second comparateur de mots de
passe, donne une coïncidence et lorsqu'il y a une informa-
tion indiquant que le mot de passe existe dans la zone sé-
lectionnée de la mémoire de données; - un circuit de génération de signal de commande
de synchronisation pour compter une horloge suivant un si-
gnal de démarrage généré en même temps que le décodage de désignation de bloc du circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe, de manière à générer un signal de décodage
pour lire un cycle de comparaison de mots de passe, un si-
gnal d'horloge de comparaison et le mot de passe enregistré dans le circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe, et pour fournir un signal de commande de fin de comparaison de mots de passe au second comparateur de mots de passe; - un circuit de réglage de zone de stockage de mots de passe pour générer une adresse destinée à désigner préférentiellement la zone d'enregistrement de mots de passe de chaque bloc de la mémoire de données; et - un circuit de génération de signal d'adresse
d'accès pour sélectionner un bloc dans la mémoire de don-
nées divisée en N blocs, par un signal généré par le cir-
cuit de génération de signal de sélection de bloc de mémoire et de réception de données de mots de passe, pour générer un signal d'adresse destiné à désigner une zone d'accès de mot de passe, et pour générer un signal
d'adresse destiné à accéder à une zone de stockage d'infor-
mation lorsqu'une comparaison de mots de passe est termi-
nee. ) Carte intelligente selon la revendication 9, caractérisée en ce que le circuit de génération de signal de commande de synchronisation comprend: - un compteur pour compter un cycle de comparaison de mots de passe;
- un circuit de sélection pour sélectionner un si-
gnal d'adresse généré par le compteur ou par 1'UCT, suivant le cycle de comparaison de mots de passe du compteur, pour générer le mot de passe;
- un circuit de génération d'horloge de comparai-
son pour générer une horloge de comparaison nécessaire pen-
dant une comparaison de mots de passe, suivant la sortie du compteur; et un circuit de génération de signal de fin de comparaison pour générer un signal de fin de comparaison
par la sortie du compteur.
11) Carte intelligente selon la revendication 9, caractérisée en ce que le circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe comprend: - un décodeur d'adresse de registre de sélection
de bloc pour générer un signal de décodage destiné à sélec-
tionner un bloc de la mémoire de données et à générer un signal de démarrage; - un décodeur d'adresse de registre de mots de
passe pour décoder un signal d'adresse destiné à sélection-
ner une adresse d'enregistrement de mot de passe à l'inté-
rieur de chaque bloc de la mémoire de données; - un registre de division de blocs pour stocker un signal de division de blocs suivant la sortie du décodeur d'adresse de registre de sélection de bloc; - un registre de mots de passe pour stocker un mot
de passe appliqué de l'extérieur, suivant la sortie du dé-
codeur d'adresse de registre de mots de passe; - un registre de valeur d'état pour stocker une
valeur d'état suivant la protection d'information de la mé-
moire de données; - un décodeur de lecture de valeur d'état pour lire la valeur d'état; - un pilote pour commander la valeur d'état devant être lue par l'UCT, sous l'action de la sortie du décodeur de lecture de valeur d'état; et
- un contrôleur de lecture de registre pour géné-
rer un signal de porte de manière à lire le mot de passe et
une valeur du registre de division de blocs.
12) Carte intelligente selon la revendication 9, caractérisée en ce que le premier comparateur de mots de passe comprend: - une porte OU exclusive pour comparer le mot de
passe généré par la mémoire de données, au mot de passe ge-
néré par le circuit de génération de signal de sélection de bloc de mémoire et de réception de données de mot de passe, dans l'unité du bit; et - une porte NON-ET pour générer un résultat de
comparaison de mots de passe pour un octet.
13) Carte intelligente selon la revendication 9, caractérisée en ce que le circuit de stockage temporaire de mots de passe comprend: - une porte NON-OU comportant des bornes d'entrée
connectées à un signal de remise à l'état initial et au si-
gnal de démarrage; et - une pluralité de bascules comportant des bornes d'horloge respectives connectées à un signal d'horloge de comparaison de mots de passe du circuit de génération de
signal de commande de synchronisation, comportant des bor-
nes de remise à l'état initial respectives connectées à la
sortie de la porte NON-OU, et comportant des bornes de sor-
tie respectives connectées au second comparateur de mots de
passe.
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