JPH08115266A

JPH08115266A - スマートカード

Info

Publication number: JPH08115266A
Application number: JP7255328A
Authority: JP
Inventors: Jong-Chul Kim; 鍾哲金; Sung-Man Hwang; 聖萬黄
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1994-09-30
Filing date: 1995-10-02
Publication date: 1996-05-07
Also published as: DE19536206A1; FR2726381A1; FR2726381B1

Abstract

(57)【要約】【課題】パスワード検証についての制御ユニットの負
荷を低減させ、また、よ複雑なパスワード検証過程とし
て情報保護機能を高めたスマートカードを提供する。【解決手段】ＣＰＵ１０３とデータメモリ１０７との
間に情報保護処理ユニット２０１を設ける。この情報保
護処理ユニット２０１は、メモリ領域をブロック化した
データメモリ１０７の各ブロックのヘッドにパスワード
有無を認識するための状態値とパスワードを記録し、そ
してアクセス時に各ブロックを探索して当該ブロックの
パスワードと外部入力のパスワードとが一致するときに
アクセス可能にする。情報保護処理ユニット２０１はレ
ジスタと論理ゲートを用いてハード的に作成でき、従っ
てＣＰＵ１０３の負担が減り、処理速度も向上する。ま
た、データメモリ１０７においてメモリ領域のブロック
ごとに異なるパスワード設定を行えるため、パスワード
検証過程が複雑となり保護機能が高まる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスマートカード(Sma
rt Card)における情報保護に関する。

【０００２】

【従来の技術】一般にＩＣカードは、データメモリに対
して読出のみが可能なメモリカードと、読出及び書込が
可能なスマートカードと、に区分される。その大きな違
いは、メモリカードの場合、一定の固定情報を記憶した
メモリのみを実装しているに過ぎないのに対し、スマー
トカードは、内部メモリの他に更に制御ユニットとして
中央処理装置（ＣＰＵ）を実装している点にある。即
ち、ＣＰＵが、カードリーダから与えられる制御信号に
応じてメモリをアクセス（読出／書込）し、更に、ＳＩ
Ｏ(Serial Input/Output) を通じてＩＳＯ７８１６のプ
ロトコルに従ってカードリーダとデータ通信を行うよう
になっている。従って、メモリデータの随時変更が可能
である。この通信可能であることによる優位性から、主
発行者（Issuer; 製作元）、副発行者（Sub-issuer; 発
行元) 、使用者（Holder; 所持者) の間の多様なサービ
スが可能であることに加え、使用者の個人情報保護の面
での信頼性のために、最近ではスマートカードの使用が
増えてきている。

【０００３】図１０はスマートカード内部の概略構成を
示すもので、現在最も一般的な形式のものである。ＣＰ
Ｕ１０３は、カードリーダから与えられる制御信号に応
じ、ＳＩＯ１０１を通じて非同期的にデータ通信を実行
する。即ちＣＰＵ１０３は、ＳＩＯ１０１を介して伝送
されるコマンド等に従ってデータメモリとして使用され
るＥＥＰＲＯＭ１０７をアクセスし、記憶データをＳＩ
Ｏ１０１を介して伝送し、またＥＥＰＲＯＭ１０７のデ
ータ変更を行う。ＲＯＭ１０５はプログラムメモリとし
て提供され、ＣＰＵ１０３がＳＩＯ１０１を通じてデー
タ通信を行うための制御プログラムや、ＥＥＰＲＯＭ１
０７をアクセスするための運用システム(Operating Sys
tem)データを保持している。ＥＥＰＲＯＭ１０７はデー
タメモリであり、カード使用者、主／副発行者に関する
各種個人情報を記憶する主要部である。

【０００４】通常、このようなスマートカードでは個人
情報保護のため、ＥＥＰＲＯＭ１０７のデータを誰でも
アクセスできるようにはなっておらず、暗証番号等のパ
スワードを設定するようになっている。即ち、ＣＰＵ１
０３は、アクセスを求められた際にＲＯＭ１０５に保持
したパスワードを読出し、ＳＩＯ１０１を介して送られ
てきたデータに含まれたものと比較して一致したときに
のみ、ＥＥＰＲＯＭ１０７のアクセスを行う。従って、
カードの主発行者、副発行者、使用者でありパスワード
が一致すれば、ＥＥＰＲＯＭ１０７のデータを読出した
り変更したりすることが可能になる。

【０００５】

【発明が解決しようとする課題】このようにスマートカ
ードでは、使用者が設定したパスワードや発行者側でカ
ード初期化時に設定したパスワードの一致検証を行って
アクセスするようになっているが、この検証はＣＰＵ１
０３でソフトウエア的に処理されるため、ＣＰＵ１０３
の処理負荷が大きく負担となっている。また、１パスワ
ードだけで個人情報のすべてをアクセスできてしまうの
で、より情報保護の万全を期すためには今以上に確実な
保護能力があった方がよい。

【０００６】そこで本発明では、パスワード検証につい
ての制御ユニットの負荷を低減させ、また、より万全の
情報保護機能もったスマートカードの提供を目的とす
る。

【０００７】

【課題を解決するための手段】このような目的を遂行す
るために本発明は、データメモリのメモリ領域をブロッ
ク化して用いるようにし、制御ユニットは、情報保護処
理ユニットにおけるブロックごとのパスワード検証過程
を経てデータメモリをアクセスする構成とする。この情
報保護処理ユニットは、各ブロックのパスワードが記録
されている領域のアクセスのための指定信号を発生し、
外部からのパスワードを入力するブロック選択信号発生
及びパスワードデータ入力部と、このブロック選択信号
発生及びパスワードデータ入力部から出力される外部入
力パスワードデータとブロックに記録されているパスワ
ードデータとを比較して一致検証するパスワード検証部
と、このパスワード検証部の検証結果によりパスワード
が一致していれば、メモリアクセスのためのアクセス制
御信号を発生するアクセス制御信号発生部と、データメ
モリの所定のブロックが選択されるときにパスワードを
記録している領域から優先的に指定してから次にアクセ
スする個人情報記録領域を設定するパスワード記録領域
設定部と、このパスワード記録領域設定部から決定する
パスワード有無に対する検証指定信号又はデータメモリ
アクセスのためのブロックを指定するアドレス信号を発
生し、パスワード検証のためのタイミング制御信号を発
生するタイミング信号発生部と、から構成される。

【０００８】ブロック選択信号発生及びパスワードデー
タ入力部から発生する信号をパスワード記録領域設定及
びアクセス領域指定部で受けて初期に使用する所定のブ
ロックに分割する。この分割されたデータメモリの所定
領域にはパスワードを記録する。そしてパスワード記録
に従う信号をセットする。この部分のアクセスは、ブロ
ック選択信号発生信号及びパスワードデータ入力部を通
じて出力される信号により、分割された領域が指定さ
れ、この指定されたデータメモリ領域には各パスワード
の設定に従うパスワード状態レジスタが含まれており、
先ず、パスワード状態レジスタに記録された状態を検査
してパスワードがあるか否かを確認する。このパスワー
ド記録有無が確認されると、外部から入力されるパスワ
ードと設定されたパスワードとをパスワード検証部で一
致検証するが、その際、タイミング信号発生部から発生
するタイミング制御信号に合わせて検証動作を行う。

【０００９】即ち、本発明では、データメモリを所定の
Ｎ個の領域に分割してブロック化し、この分割された各
データメモリの各ブロックのヘッド部分においてパスワ
ード有無を認識できる状態値をパスワード状態レジスタ
に記録し、パスワード記録領域にパスワードを記録す
る。この部分をアクセスしようとするとき、このメモリ
領域を探索し、そのメモリ領域に記録されているパスワ
ードが一致するとき情報がアクセスできるようにする。
情報を記憶するデータメモリ領域は同じな大きさ又は異
なる大きさで複数のブロックに分割することができ、こ
の分割されたブロックのそれぞれに別々のパスワードを
設定した後、これに一致するブロック指定とパスワード
が入力されるときのみ当該領域の情報が利用できるよう
にして、データメモリの情報管理信頼性を高められるス
マートカードが提供される。従って、１つのカードでデ
ータメモリ領域を多数の領域に分割し、それぞれ異なる
用途の記憶装置として使用できるスマートカードが提供
される。

【００１０】本発明によれば、制御ユニットから発生す
る最少の制御信号及びデータメモリから出力されるデー
タから情報保護処理ユニットが直接パスワードを検証す
るので、中央処理装置等の制御ユニットがデータメモリ
をアクセスする前に必要な検証時間や負担を減少させら
れ、アクセス速度を向上させることができる。

【００１１】

【発明の実施の形態】以下、本発明の実施形態について
添付の図面を参照して説明する。尚、図中の同じ部分に
は可能な限り同じ符号を付して説明する。

【００１２】この実施形態ではデータメモリとしてＥＥ
ＰＲＯＭ１０７を使用しており（図１参照）、そのメモ
リ領域を適当に分割してブロック化し、そして、各ブロ
ックそれぞれに、パスワード状態レジスタ、パスワード
記録領域、データ記憶領域を形成するようにして用い
る。これにより、各ブロックごとのパスワード設定を可
能にしてある。各ブロックにパスワードを設定する際に
は、パスワード設定を示す意味で該当ブロックのパスワ
ード状態レジスタの最上位ビットＭＳＢを“１”にセッ
トしておいて、当該ブロック内のパスワード記録領域に
パスワードを設定する。そして、アクセスに際してパス
ワード状態レジスタのＭＳＢに“１”がセットされてい
れば、当該ブロックの使用にあたってはパスワード記録
領域に設定されたパスワードを読出してカードへ送られ
てきたパスワードと比較する。

【００１３】パスワード検証で一致がとれれば、当該ブ
ロックのデータ記憶領域をアクセス可能であることを表
す信号として、パスワード状態レジスタのＭＳＢの次の
ビットを“１”にセットする。一致がとれない場合は、
ＭＳＢの次のビットは“０”にセットされ、当該ブロッ
クのデータ記憶領域はアクセス禁止にされる。

【００１４】一方、パスワード状態レジスタのＭＳＢが
“０”にセットされていれば、パスワードが設定されて
いないことを表している。従ってこのときには、パスワ
ード検証は実施されず、そのままデータ記憶領域のアク
セスが可能である。初期状態では大部分がこの状態にな
っている。

【００１５】また、この実施形態におけるＥＥＰＲＯＭ
１０７は、プログラムを保持するプログラムメモリとし
てＲＯＭセルアレイの領域も備えたものとしてある。即
ち、メモリセルアレイの一定範囲が機能に従って割当て
られて１メモリに構成されている。そして、図１に示す
ように、個人情報等を記憶するデータメモリの方は情報
保護処理ユニット２０１に従ってアクセスを行い、プロ
グラムメモリの方は制御ユニットであるＣＰＵ１０３で
直接アクセスを行うようにしてある。データメモリにつ
いては、使用者によるパスワードの設定されないカード
初期化直後であれば簡単にアクセス可能であるが、パス
ワードが設定されると情報保護処理ユニット２０１によ
りパスワード検証が実行され、アクセス可能なブロック
が探索されることになる。

【００１６】図２に、データメモリ３０１の構成を示
す。データメモリ３０１は、Ｎ個の領域（ブロックとす
る）ＢＬ₀ 〜ＢＬ_Fに分割される。これらブロックＢＬ
₀ 〜ＢＬ_Fの容量は、それぞれ異なる大きさでもよい
し、一律に同じ大きさでもよい。この例では１ブロック
の容量が０．５Ｋバイトとされ、データメモリ３０１全
体で８Ｋバイトの容量を有している。各ブロックＢＬ₀
〜ＢＬ_Fにはパスワード記録領域３０３がヘッド部分に
形成されて、その先頭部分がパスワード最上位バイト領
域ＰＳＢ（パスワード状態レジスタ）とされ、これに対
し、保護ブロック選択レジスタＰＢＳＥＬを含むパスワ
ードデータ領域ＰＳＷＤ６〜ＰＳＷＤ０が設けられてい
る。ブロックＢＬ₀ 〜ＢＬ_FはＣＰＵ１０３から与えら
れる値により制御され、ＣＰＵ１０３により、パスワー
ド最上位バイト領域ＰＳＢに属する保護ブロック選択レ
ジスタＰＢＳＥＬの状態値変更を指定できるようになっ
ている。

【００１７】本例では、図２に示すように、データメモ
リ３０１は１６個のブロックＢＬ₀〜ＢＬ_Fに分割設計
されており、そして保護ブロック選択レジスタＰＢＳＥ
Ｌは８ビットに設計されている。この４ビットから１６
のコードを発生させられるので、その各コードを１ブロ
ックずつ使用できる。例えば、この保護ブロック選択レ
ジスタＰＢＳＥＬの４ビットが“００００”であれば第
１ブロックＢＬ₀ の選択であり、“０１０１”であれば
第５ブロックＢＬ４の選択となる。

【００１８】データメモリ３０１のアドレスを指定する
アドレス構成は、上位４ビットを保護ブロック選択レジ
スタＰＢＳＥＬのブロック選択に使用し、残りの下位ビ
ットをデータメモリ３０１のアドレスとして使用するも
のとなる。例えば、第５ブロックＢＬ４における２０Ｈ
のアドレスをアクセスしようとすれば、保護ブロック選
択レジスタＰＢＳＥＬの該当ビットを“０１０１”とし
なければならないし、データメモリ３０１のアドレスを
“００２０Ｈ”にセットしなければならない。この例に
よれば、第５ブロックＢＬ４における２０Ｈのアドレス
は、実際には“５２０Ｈ”のアドレスとして処理され
る。この過程は、ＣＰＵ１０３が、保護ブロック選択レ
ジスタＰＢＳＥＬに対応させて設けられる情報保護処理
ユニット２０１内のブロック選択信号発生及びパスワー
ドデータ入力部４０７のブロック選択レジスタにどんな
値を書込むかによっている。

【００１９】図３に、図１に示した情報保護処理ユニッ
ト２０１の内部構成をより具体的にブロック図で示す。
ブロック選択信号発生及びパスワードデータ入力部４０
７は、ＣＰＵ１０３から発生するブロック選択及びパス
ワード記録アドレス選択信号をデコーディングして、ブ
ロックＢＬ₀ 〜ＢＬ_Fとそのパスワード記録領域を選択
するための信号を発生し、更に、外部から入力されるパ
スワードデータを受けて貯蔵した後、検証タイミングに
合わせて出力する。ＣＰＵ１０３は、読出制御信号をこ
のブロック選択信号発生及びパスワードデータ入力部４
０７に印加してデータメモリ３０１のアクセス、パスワ
ード検証進行状態の検査を行え、パスワード検証過程の
状態を確認できる。

【００２０】第１パスワード比較部４１９は、ブロック
選択信号発生及びパスワードデータ入力部４０７から出
力されるパスワードデータと選択されたブロックＢＬ₀
〜ＢＬ_Fに記録されているパスワードデータとを１ビッ
トずつ比較し、１バイトごとにパスワード比較結果を発
生する。パスワード臨時保管部４０９は、前記１バイト
単位の比較結果を、全バイトに対するパスワード検証完
了まで臨時に保管する。そして、第２パスワード比較部
４２１は、パスワード臨時保管部４０９に保管された全
バイトのパスワード比較結果に対し、タイミング制御信
号発生部４０５から発生する検証完了タイミング前に検
証をかける。

【００２１】アクセス制御信号発生部４０３は、第２パ
スワード比較部４２１によるパスワード検証結果が良好
であり、また、選択されたブロックＢＬ₀ 〜ＢＬ_Fにパ
スワードが存在することが示されている場合、当該ブロ
ックＢＬ₀ 〜ＢＬ_Fのデータをアクセス可能にするアク
セス制御信号を発生する。タイミング制御信号発生部４
０５は、ブロック選択信号発生及びパスワードデータ入
力部４０７のブロック指定デコーディングと同時に発生
する開始信号に従って、クロックをカウントし、パスワ
ード検証周期及び検証クロック信号と、ブロック選択信
号発生及びパスワードデータ入力部４０７に貯蔵された
パスワードを読出すためのデコーディング信号と、を発
生し、またパスワード検証完了に従う制御信号を発生し
て第２パスワード比較部４２１に提供する。

【００２２】パスワード記録領域設定部４１５は、デー
タメモリの各ブロック別にパスワード記録領域を優先的
に指定するためのアドレス信号を発生する。アクセスア
ドレス信号発生部４１３は、ブロック選択信号発生及び
パスワードデータ入力部４０７から発生する信号により
ブロックＢＬ₀ 〜ＢＬ_Fのいずれかを選択し、パスワー
ド検証を行うパスワード記録領域のアドレスを指定する
アドレス信号を発生し、そして検証完了後には、個人情
報等のデータをアクセスするためのアドレス信号を発生
する。

【００２３】図４は、図３の情報保護処理ユニット２０
１のより詳細を示した回路図である。ブロック選択信号
発生及びパスワードデータ入力部４０７、タイミング制
御信号発生部４０５に提供される各信号は、ＣＰＵ１０
３とＥＥＰＲＯＭ１０７との間のデータバス、アドレス
バス、コントロールバスを介してやりとりされるもので
あり、これを通じて各制御信号、アドレス、データが受
けられるようになっている。バスａ（２：０），ａ
（７：０），reset ，clk ，nreg rd ，nreg wr はＣＰ
Ｕ１０３からの信号を伝送し、バスａｄ（７：０）を通
じてパスワード記録領域に記録されたパスワードデータ
が入力される。

【００２４】タイミング制御信号発生部４０５に設けら
れたＥＥＰＲＯＭ１０７のエネーブル端(ece) は、パス
ワード検証周期(compcycle) においてアクセス制御信号
の発生時にＥＥＰＲＯＭ１０７のアクセスのためにエネ
ーブルを行うための制御信号端である。ブロック選択信
号発生及びパスワードデータ入力部４０７に設けられた
データバス(idb) は、これを通じて情報保護処理ユニッ
ト２０１の処理状態をＣＰＵ１０３で検査できるポート
である。

【００２５】ＣＰＵ１０３からのリセット信号(reset)
は、アクセス制御信号発生部４０３のフリップフロップ
５７１のリセット端（Ｒ）、タイミング制御信号発生部
４０５、ブロック選択信号発生及びパスワードデータ入
力部４０７の各リセット端(reset) 、パスワード臨時保
管部４０９のＮＯＲゲート５２５を通じてフリップフロ
ップ５７７〜５８９のリセット端（Ｒ）に提供され、こ
れらを初期化状態にする。またクロック(clk) は、タイ
ミング制御信号発生部４０５、ブロック選択信号発生及
びパスワードデータ入力部４０７の基本動作クロックと
してこれらのクロック端(clk) に提供される。レジスタ
書込制御信号(nreg wr) は、ブロック選択信号発生及び
パスワードデータ入力部４０７に入力され、パスワード
データをブロックＢＬ₀ 〜ＢＬ_Fに記録する際の書込制
御信号となる。レジスタ読出制御信号(nreg rd) は、ブ
ロック選択信号発生及びパスワードデータ入力部４０７
に入力され、ＣＰＵ１０３がデータバス(idb) を通じて
情報保護のための状態信号を読み込むための読出制御信
号である。

【００２６】ブロック選択信号発生及びパスワードデー
タ入力部４０７のスタート端(start) の信号は、情報保
護処理ユニット２０１の駆動開始制御信号になる。レジ
スタ書込制御信号(nreg wr) が印加されるときに、アド
レスバスａ（７：０）を通じたブロック指定のためのア
ドレス信号によりブロックが選択され、ブロックＢＬ ₀
〜ＢＬ_Fにパスワードデータがなけばパスワードを記録
でき、パスワードデータがあるときには、パスワード検
証を実施するための前記駆動開始制御信号がタイミング
制御信号発生部４０５、アクセス制御信号発生部４０
３、及びパスワード臨時保管部４０９に提供される。ブ
ロック選択信号発生及びパスワードデータ入力部４０７
のブロック指定アドレス端(pbsr)の信号は、アクセスア
ドレス信号発生部４１３のマルチプレクサ５７５、パス
ワード記録領域設定部４１５のＮＯＲゲート５０７，５
０９、インバータ５４１に提供され、ブロック選択と各
ブロックＢＬ₀ 〜ＢＬ_Fのパスワードをアクセスするた
めのアドレスを指定する信号として使用される。

【００２７】タイミング制御信号発生部４０５のパスワ
ード検証周期端(compcycle) の信号は、パスワード検証
期間を表すタイミング信号としてアクセスアドレス信号
発生部４１３のＡＮＤゲート５５５、パスワード記録領
域設定部４１５のインバータ５３７に印加され、パスワ
ード記録領域に対しパスワードデータをアクセスして検
証する動作が当該期間に行われるようにする。更にこの
パスワード検証周期信号(compcycle) は、ブロック選択
信号発生及びパスワードデータ入力部４０７のパスワー
ド検証周期端(compcycle) に印加され、当該期間内に、
データ記録領域の個人情報等のデータアクセスのための
ブロック指定、パスワード記録領域に対するアドレス指
定、検証のためのパスワードデータ発生が実施されるよ
うに制御を行う。

【００２８】タイミング制御信号発生部４０５のアドレ
ス端add(２：０）の信号は、ブロック選択信号発生及び
パスワードデータ入力部４０７へ印加され、内部レジス
タに貯蔵したパスワードを順次に読出すためのレジスタ
エネーブル選択用デコーディング信号として使用され
る。またパスワード検証クロック端(compclk) の信号
は、パスワード臨時保管部４０９の各フリップフロップ
５７７〜５８９のクロック端（ｃ）に印加され、ビット
単位で比較した結果をバイト単位でラッチするためのク
ロックとして利用される。またパスワード検証完了端(e
ndcomp) の信号は、第２パスワード比較部４２１に印加
され、パスワード検証処理を完了する信号として使用さ
れる。またパスワード存在有無の検査に従う最上位ビッ
ト指定端(passw−７) の信号は、アクセス制御信号発生
部４０３のＮＯＲゲート５４５に提供され、各ブロック
ＢＬ₀ 〜ＢＬ_Fのうちパスワードデータが存在するブロ
ックのみアクセスするために使用される。

【００２９】タイミング制御信号発生部４０５の具体的
回路例が図５に示してある。リセット端(reset) の信号
により、フリップフロップ６４１，６４３，６４５，６
４７，６４９，６５１，６５３が初期化される。そし
て、スタート端(start) の信号によりフリップフロップ
６４１がセットされると、該フリップフロップ６４１の
出力端（Ｑ）の出力が“ハイ”になるので、フリップフ
ロップ６４３がセットされる。このとき、インバータ６
２９を通じたクロック端(clk) のクロックがＡＮＤゲー
ト６０６を通じてフリップフロップ６４３のクロック端
（ｃ）に印加される。そして、フリップフロップ６４３
の出力端バーＱの出力がフリップフロップ６４５，６４
７，６４９，６５１でカウントして分周され、パスワー
ド検証周期信号(compcycle) が発生する。

【００３０】また、フリップフロップ６５１の出力及び
これをラッチするフリップフロップ６５３の出力をＡＮ
Ｄゲート６０５に印加し、更にパスワードパス端(passw
dpass)の信号に従ってＮＯＲゲート６１７からパスワー
ド検証完了信号(endcomp) を発生する。また、フリップ
フロップ６４３，６５３の出力によりパスワード検証ク
ロック信号(compclk) を発生する。マルチプレクサ６５
５は、パスワード検証周期信号(compcycle) に従って入
力端Ａ，Ｂの入力を選択するもので、“ハイ”であると
きフリップフロップ６４５，６４７，６４９の出力を選
択してパスワード記録領域のアドレス指定を行うための
アドレス信号を発生し、“ロウ”であるときＣＰＵ１０
３から発生するアクセス用アドレス信号ａ（２：０）を
選択するようにされている。このマルチプレクサ６５５
の入力端Ａの信号、クロック(clk) 、フリップフロップ
６４３の出力はＮＡＮＤゲート６２１へ入力され、パス
ワードデータの最上位ビットを指定するためのアドレス
信号(passw−７) を発生する。ＮＯＲゲート６１５は、
パスワード検証周期信号(compcycle) とアクセス制御信
号発生部４０３の出力(access)を受けて、ＥＥＰＲＯＭ
１０７をエネーブルするための制御信号(ece) を発生す
る。

【００３１】図６は、ブロック選択信号発生及びパスワ
ードデータ入力部４０７の具体的回路例を示したもので
ある。リセット端(reset) の信号により、パスワードを
アクセスするブロックＢＬ₀ 〜ＢＬ_Fを指定するブロッ
ク指定レジスタ７５９を初期化し、またＣＰＵ１０３か
ら発生するレジスタ書込制御信号(nreg wr) により、ブ
ロック指定デコーダ７４１及びパスワードレジスタ選択
デコーダ７４２〜７５２を書込モードとし、ＣＰＵ１０
３からのアドレスバスａ（７：０）によるアドレス信号
が、ＮＯＲゲート７２５、インバータ７０３，７０５を
通じてブロック指定デコーダ７４１及びパスワード数だ
け構成されたレジスタのパスワードレジスタ選択デコー
ダ７４２，７４３，７４５，７４７，７４９，７５１，
７５２に入力されるように構成されている。

【００３２】ブロック指定デコーダ７４１は、入力をデ
コーディングして出力端(ad)の出力により３−状態バッ
ファ７２７，７２９を開放し、アクセス信号端(access)
のアクセス信号とパスワード検証周期端(compcycle) の
信号の示すパスワード検証処理状態をパスさせるように
構成されている。このブロック指定デコーダ７４１の書
込制御端(wr)の出力は、タイミング制御信号発生部４０
５とアクセス制御信号発生部４０３のスタート信号(sta
rt) になり、また、ブロック指定レジスタ７５９を書込
エネーブルさせる。このとき、ＳＩＯ１０１を通じたＣ
ＰＵ１０３からのデータバスidb （７：０）によるブロ
ック指定のデータがブロック指定レジスタ７５９に貯蔵
される。このブロック指定レジスタ７５９の出力によ
り、パスワードをアクセスするブロック選択のためのア
ドレス信号pbsr（３：０）が発生する。

【００３３】また、アドレスバスａ（７：０）を通じた
入力によりパスワードレジスタ選択デコーダ７４２，７
４３，７４５，７４７，７４９，７５１，７５２が順番
にデコーディングすると、それに該当するパスワード貯
蔵レジスタ７６１，７６３，７６５，７６７，７６９，
７７１，７７３が書込エネーブル状態になる。このと
き、データバスidb （７：０）によるパスワードデータ
がパスワード貯蔵レジスタ７６１〜７７３へ順次に貯蔵
される。

【００３４】ＣＰＵ１０３で情報保護処理ユニット２０
１の動作状態を検査しようとするときには、レジスタ読
出制御端(nreg rd) に読出制御信号が印加される。する
と、フリップフロップ７０４は、フリップフロップ７５
５の出力をラッチしてパスドライバ７０２をエネーブル
させる。このとき、情報保護処理状態信号発生部７２０
の３−状態バッファ７２７，７２９の出力が、パスドラ
イバ７０２を通じてＣＰＵ１０３につながれたデータバ
スidb にのせられる。これにより、必要に応じてＣＰＵ
１０３で動作状態を検査できる。

【００３５】パスワード検証周期信号(compcycle) とタ
イミング制御信号発生部４０５によるパスワード記録領
域の指定アドレス信号add （２：０）とは、ＮＡＮＤゲ
ート７７５，７７７，７７９，７８１，７８３，７８
５，７８７でデコーディングされ、これらをインバータ
７０９，７１１，７１３，７１５，７１７，７１９，７
２１で反転し、そして並列にパスワード貯蔵レジスタ７
６１〜７７３の出力エネーブル端（ｒ）に提供すると、
貯蔵されたパスワードデータが順次に読出されて出力さ
れる。このブロック選択信号発生及びパスワードデータ
入力部４０７によるパスワードデータ(passwd)は、第１
パスワード比較部４１９の排他的ＯＲゲート５２３に入
力される。そしてこの排他的ＯＲゲート５２３におい
て、ブロックＢＬ₀ 〜ＢＬ_Fから発生するパスワードを
データバスad（７：０）から受けてビット単位で比較
し、ＮＡＮＤゲート５０２を通じて１バイト単位でパス
ワードに対する比較結果信号を発生する。この第１パス
ワード比較部４１９の出力は、パスワード臨時保管部４
０９のフリップフロップ５７７，５７９，５８１，５８
３，５８５，５８７，５８９のいずれかにラッチされ
る。

【００３６】これによりパスワードに対するバイト単位
の比較結果がすべてラッチされると第２パスワード比較
部４２１のＡＮＤゲート５０５に入力され、該入力がす
べて“１”であれば出力が“ハイ”になり、パスワード
検証結果は良好なものと判定される。即ち、このＡＮＤ
ゲート５０５の出力が“ロウ”である場合はパスワード
が一致しないことを意味する。

【００３７】第２パスワード比較部４２１の出力はアク
セス制御信号発生部４０３のＯＲゲート５４７へ入力さ
れる。このＯＲゲート５４７にはまた、データバスad
（７：０）及びタイミング制御信号発生部４０５の最上
位ビット指定端(passw−７) の出力を受けるＮＯＲゲー
ト５４５の出力が入力される。そして、ＯＲゲート５４
７から、タイミング制御信号発生部４０５のパスワード
通過有無に対する制御信号(passwdpass)が発生される。
また一方、ＯＲゲート５４７の出力はＮＡＮＤゲート５
０３にも入力される。フリップフロップ５７１の出力信
号に従うＮＡＮＤゲート５０３の出力はフリップフロッ
プ５７３に送られ、このフリップフロップ５７３から該
当ブロックＢＬ₀ 〜ＢＬ_Fに対するアクセス制御信号(a
ccess)が発生される。このアクセス制御信号(access)
は、タイミング制御信号発生部４０５、ブロック選択信
号発生及びパスワードデータ入力部４０７へ印加され
る。タイミング制御信号発生部４０５に提供されるアク
セス制御信号(access)により、図５のＮＯＲゲート６１
５を通じてＥＥＰＲＯＭ１０７がエネーブルされ、ＣＰ
Ｕ１０３がデータ記憶領域をアクセスできるようにな
る。また、ブロック選択信号発生及びパスワードデータ
入力部４０７の情報保護処理状態信号発生部７２０に提
供されるアクセス制御信号(access)により、ＣＰＵ１０
３がデータをアクセスできる状態になる。

【００３８】以上の構成に基づき、場合分けして動作説
明する。

【００３９】パスワードが設定されていない場合

【００４０】この場合は、ＥＥＰＲＯＭ１０７が初期状
態にあるとき、或いはブロックＢＬ ₀ 〜ＢＬ_Fのパスワ
ード記録領域にパスワードが存在しないときであり、随
時アクセスが可能な状態にある場合である。このときの
タイミング図を図７に示してある。

【００４１】（８ａ）に示すクロック(clk) がブロック
選択信号発生及びパスワードデータ入力部４０７のブロ
ック指定デコーダ７４１、パスワードレジスタ選択デコ
ーダ７４２〜７５２に印加され、（８ｈ）に示すレジス
タ書込制御信号(nreg wr) が“ロウ”になるとき、ＣＰ
Ｕ１０３とのアドレスバスａ（７：０）を通じてアドレ
ス信号がＮＯＲゲート７２５に入力される。そして、イ
ンバータ７０５の出力とインバータ７０３の出力が、ブ
ロック指定デコーダ７４１、パスワードレジスタ選択デ
コーダ７４２〜７５２に入力され、ブロック指定レジス
タ７５９とパスワード貯蔵レジスタ７６１〜７７３とを
選択する書込制御信号が発生する。

【００４２】ブロック指定デコーダ７４１及びパスワー
ドレジスタ選択デコーダ７４２〜７５２の共通である入
力端ｒａ０〜ｒａ３のデータが（８ｆ）に示す“０７”
に該当するとき、ブロック指定のアドレス発生のために
ブロック指定デコーダ７４１の書込制御端(wr)の信号が
“ハイ”になってブロック指定レジスタ７５９をエネー
ブルすると同時に、（８ｚ）に示すスタート信号(star
t) が“ハイ”になる。このスタート信号(start) の
“ハイ”は、タイミング制御信号発生部４０５とブロッ
ク選択信号発生及びパスワードデータ入力部４０７とに
印加される。

【００４３】初期状態ではＥＥＰＲＯＭ１０７にパスワ
ードが設定されていないので、制御信号発生部４０３の
ＯＲゲート５４７の出力(passwdpass)は（８ｑ）に示す
ように“ハイ”になる。タイミング制御信号発生部４０
５では、（８ｚ）に示すスタート信号(start) の“ハ
イ”に従いフリップフロップ６４１がセットされて出力
端（Ｑ）が“ハイ”になるので、フリップフロップ６４
３，６５１はセットで出力端（Ｑ）が“ハイ”になり、
フリップフロップ６４５，６４７，６４９はリセットさ
れる。このとき、パスワード検証周期信号(compcycle)
の状態は“ハイ”になるが、（８ｑ）に示すＯＲゲート
５４７の出力(passwdpass)に応じて、（８ｐ）に示すよ
うにパスワード検証周期信号(compcycle) の周期は、
（８ｚ）のスタート信号(start) の周期に従ったものと
なる。この（８ｐ）に示すパスワード検証周期信号(com
pcycle) の“ハイ”の間、マルチプレクサ６５５は入力
端Ａのデータadd （２：０）を選択してブロック選択信
号発生及びパスワードデータ入力部４０７のＮＡＮＤゲ
ート７７５〜７８７に印加する。インバータ７０９の出
力が“ハイ”になればブロック指定レジスタ７５９の値
が読出され、（８ｔ）に示すブロックを指定するための
信号(pbsr)が発生する。

【００４４】このアドレス信号(pbsr)がアクセスアドレ
ス信号発生部４１３のマルチプレクサ５７５、パスワー
ド貯蔵領域設定部４１５のＮＯＲゲート５０７，５０
９、インバータ５４１に印加される。また、ＣＰＵ１０
３とのデータバスａ（２：０）の信号がインバータ５３
９，ＮＯＲゲート５１７，５２１に印加される。そし
て、ＮＯＲゲート５１３がＮＯＲゲート５１１及びＮＯ
Ｒゲート５１９の各出力を入力し、結果的にその出力は
マルチプレクサ５７５の選択端（Ｓ）に印加される。

【００４５】ＡＮＤゲート５５５の出力は、タイミング
制御信号発生部４０５から発生した（８ｐ）に示すパス
ワード検証周期信号(compcycle) の周期内で、ＮＯＲゲ
ート５０７の出力により“ハイ”になり、従ってＡＮＤ
ゲート５５７，５５９，５６１の出力は“ロウ”にな
る。そして、マルチプレクサ５７５の出力に応じるＯＲ
ゲート５５３の出力に従ってアドレス値が変化するの
で、自動的に選択ブロックのパスワード記録領域が設定
される。また、パスワードレジスタ選択デコーダ７４２
〜７５２の順次デコーディングに従ってパスワード貯蔵
レジスタ７６１〜７７３がエネーブルされ、ＣＰＵ１０
３からＳＩＯ１０１を通じて送られたパスワードデータ
は、これらパスワード貯蔵レジスタ７６１〜７７３に順
次貯蔵される。

【００４６】ブロックにパスワードがなければＮＯＲゲ
ート５４５の入力端ad（７：０）は“ロウ”になり、タ
イミング制御信号発生部４０５にあるパスワード状態レ
ジスタの最上位ビット指定アドレス(passw−７) が“ロ
ウ”であるとき、ＮＯＲゲート５４５の出力は“ハイ”
になる。このとき、第２パスワード比較部４２１のＡＮ
Ｄゲート５０５の出力と関係なくＯＲゲート５４７の出
力は“ハイ”になる。そして、フリップフロップ５７１
が、（８ｚ）に示すスタート信号(start) の“ハイ”で
セットされることにより出力端（Ｑ）から“ハイ”を出
すので、ＮＡＮＤゲート５０３の出力は“ロウ”にな
る。続いて、フリップフロップ５７３から（８ｗ）に示
すアクセス制御信号(access)が“ロウ”で出力され、こ
の信号に応じてタイミング制御信号発生部４０５のＮＯ
Ｒゲート６１５から出力される制御信号(ece) でＥＥＰ
ＲＯＭ１０７が制御される。また、アクセス制御信号(a
ccess)はブロック選択信号発生及びパスワードデータ入
力部４０７の３−状態バッファ７２７にも印加され、情
報保護処理検査デコーダ７５０の出力によるバスドライ
バ７０２のエネーブルで、情報保護処理状態信号発生部
７２０の出力をＣＰＵ１０３が読み込んで状態を検査で
きる。

【００４７】従って、ブロックＢＬ₀ 〜ＢＬ_F０７にパ
スワードがなければＣＰＵ１０３により随時データアク
セスを行え、またこのとき、各ブロックＢＬ₀ 〜ＢＬ_F
ごとにパスワードを与えて情報を記憶することができ
る。その際には、パスワード状態レジスタに“１”をセ
ットした後にパスワードを設定する。

【００４８】パスワードが設定されている場合

【００４９】この場合は、各ブロックＢＬ₀ 〜ＢＬ_Fの
パスワード記録領域に設定されたパスワードを読出して
外部から入力されるパスワードと比較検証し、一致する
ときにデータ記憶領域の各種情報をアクセスする場合で
ある。そのタイミング図を図８に示してある。

【００５０】ブロックＢＬ₀ 〜ＢＬ_Fにパスワードが設
定されていると、ＮＯＲゲート５４５の入力端５４６に
“ハイ”が現れるので、ブロック選択信号発生及びパス
ワードデータ入力部４０７のパスワード書込制御端(nre
g wr) が（９ｈ）のように“ロウ”にトリガされると
き、ブロック指定デコーダ７４１及びパスワードレジス
タ選択デコーダ７４２〜７５２は書込エネーブルモード
になる。そして、ＣＰＵ１０３とのアドレスバスａ
（７：０）を通じて入力されるアドレス信号によりブロ
ック指定デコーダ７４１は（９ｚ）に示すスタート信号
(start) を発生すると同時にブロック指定レジスタ７５
９を書込エネーブルモードにし、ＣＰＵ１０３からＳＩ
Ｏ１０１を通じて伝送されるブロック指定データを貯蔵
させる。そして、情報保護処理状態信号発生部７２０の
３−状態バッファ７２７，７２９は、アクセス制御信号
(access)及びパスワード検証周期信号(compcycle) を通
過させる。

【００５１】（９ｚ）のスタート信号(start) がタイミ
ング制御信号発生部４０５に入力されると、フリップフ
ロップ６４１の出力端（Ｑ）は“ハイ”になる。このと
き、（９ａ）に示すクロック(clk) がインバータ６２９
で反転した後ＡＮＤゲート６０６を通じて提供され、フ
リップフロップ６４３，６５１はセットされて出力端
（Ｑ）が“ハイ”になり、フリップフロップ６４５，６
４７，６４９はリセットされて出力端（Ｑ）が“ロウ”
になる。これにより、（９ｐ）に示すパスワード検証周
期信号(compcycle) が“ハイ”で出力され、ＮＯＲゲー
ト６１５の出力が“ロウ”になって（９ｋ）に示すよう
にＥＥＰＲＯＭ１０７の出力端をエネーブルし、設定さ
れたパスワードデータを読出すようにする。

【００５２】フリップフロップ６４３，６４５，６４
７，６４９のクロック端（ｃ）のカウントにより、フリ
ップフロップ６５１の出力は続けて“ハイ”を維持し、
（９ｐ）に示すようにパスワード検証周期信号(compcyc
le) を一定期間維持する。そして、（９ａ）に示すクロ
ック(clk) とフリップフロップ６４３の出力によりＡＮ
Ｄゲート６０７から、（９ｘ）に示すパスワード検証ク
ロック(compclk) がパスワード臨時保管部４０９のフリ
ップフロップ５７７〜５８９のクロック端（ｃ）に提供
される。また、パスワード検証周期信号(compcycle) が
“ハイ”の間は、マルチプレクサ６５５においてフリッ
プフロップ６４５〜６４９のカウント信号によるデータ
が選択され、インバータ７０７、ＮＡＮＤゲート７７５
〜７８７に入力される。更に、ＮＡＮＤゲート６２１
は、フリップフロップ６４３〜６４９の出力とクロック
(clk) により、最上位ビット指定アドレス(passw−７)
を発生する。

【００５３】ブロック指定レジスタ７５９に貯蔵するブ
ロック指定アドレス(pbsr)は、パスドライバ７０２を介
してＣＰＵ１０３から読み込むことができ、そして、ア
クセスアドレス信号発生部４１３のマルチプレクサ５７
５とパスワード記録領域設定部４１５のＮＯＲゲート５
０７，５０９、インバータ５４１に印加される。このと
き、ＣＰＵ１０３とのデータバスａ（２：０）によるＮ
ＯＲゲート５１７，５２１、インバータ５３９の出力に
応じてＡＮＤゲート５６３の出力は“ハイ”になり、こ
れによって、ブロック選択信号発生及びパスワードデー
タ入力部４０７のブロック指定レジスタ７５９の出力値
(pbsr)をマルチプレクサ５７５が選択する。そして、タ
イミング制御信号発生部４０５によるパスワード検証周
期信号(compcycle) の周期内でＮＯＲゲート５０７の出
力が“ロウ”にあるので、ＯＲゲート５５３、ＡＮＤゲ
ート５５７，５５９，５６１の出力によりブロックＢＬ
₀〜ＢＬ_Fのパスワード記録領域のみ直接指定する。こ
れに従って、（９ｃ）に示すブロックに記録されたパス
ワードデータをデータバスad（７：０）を通じて排他的
ＮＯＲゲート５２３へ入力する。

【００５４】ブロックが指定され、またデータバスａ
（７：０）の入力によりパスワードレジスタ選択デコー
ダ７４２〜７５２が順次選択されてパスワード貯蔵レジ
スタ７６１〜７７３が書込エネーブルされると、ＣＰＵ
１０３とのデータバスidb(７：０) を通じてＳＩＯ１０
１から伝送されたパスワードデータがバイト単位で順次
貯蔵される。この値は、タイミング制御信号発生部４０
５内のマルチプレクサ６５５のアドレス信号add(２：
０) によるＮＡＮＤゲート７７５〜７８７及びインバー
タ７０９〜７２１の出力によって順次にパスワード貯蔵
レジスタ７６１〜７７３をゲートエネーブルさせるとき
に、（９ｌ）に示すように発生する。

【００５５】これら発生したパスワードデータ（９ｌ）
及び（９ｃ）の値を排他的ＯＲゲート５２３がビット単
位で比較する。そして該パスワードデータに対する１バ
イトの比較動作が終了すると、ＮＡＮＤゲート５０２を
通じてフリップフロップ５７７に貯蔵され、続いて次の
１バイトに対し同じ方式で比較が行われ、次のフリップ
フロップ５７９に貯蔵される。全バイトに対して比較動
作が完了し、フリップフロップ５７７〜５８９の出力が
“ハイ”になると、ＡＮＤゲート５０５の出力が（９
ｎ）に示すように“ハイ”になり、パスワード検証が終
わる。

【００５６】これに応じてＯＲゲート５４７の出力が
（９ｑ）に示すように“ハイ”になり、フリップフロッ
プ５７１の出力は“ロウ”になるので、ＮＡＮＤゲート
５０３の出力が“ハイ”になり、従ってフリップフロッ
プ５７３の出力端（Ｑ）は（９ｗ）に示すアクセス制御
信号(access)の“ハイ”を出す。このアクセス制御信号
(access)がタイミング制御信号発生部４０５のＮＯＲゲ
ート６１５に入力されるので、ＮＯＲゲート６１５の出
力は“ロウ”になる。これに応じてＥＰＲＯＭ１０７の
データ記憶領域がアクセス可能になる。またアクセス制
御信号(access)は、ブロック選択信号発生及びパスワー
ドデータ入力部４０７の情報保護検査状態信号発生部７
２０の３−状態バッファ７２７に入力され、必要に応じ
てバスドライバ７０２を通じＣＰＵ１０３で動作状態を
検査できるようになる。

【００５７】以上により、パスワード記録領域にパスワ
ードが設定されたブロックＢＬ₀ 〜ＢＬ_Fをアクセスし
ようとするときには、まず設定したパスワードを外部入
力パスワードと比較検証し、これらが一致するときに当
該ブロックのデータ記憶領域をアクセスできる。

【００５８】パスワード検証で一致がとれない場合

【００５９】この場合は、各ブロックＢＬ₀ 〜ＢＬ_Fに
設定されたパスワードデータと外部から入力されたパス
ワードデータとが一致せず、アクセス禁止にする場合で
ある。そのタイミング図を図９に示してある。

【００６０】図９に示す（１０ｃ）及び（１０ｌ）のよ
うにパスワードが一致していない。このとき、上述の場
合と同じようにして排他的ＯＲゲート５２３でビット単
位の比較が行われ、１バイト単位の比較が終わるごとに
ＮＡＮＤゲート５０２を通じてフリップフロップ５７７
〜５８９に貯蔵される。この比較過程において、図９に
示すパスワードデータ（１０ｃ）の“５０”とそれに該
当するパスワードデータ（１０ｌ）とが一致しないと、
フリップフロップ５８７，５８９の出力が“ロウ”にな
る。これによりＡＮＤゲート５０５の出力は、（１０
ｎ）に示すように継続して“ロウ”を維持することにな
る。従って、アクセス制御信号発生部４０３におけるフ
リップフロップ５７３の出力端（Ｑ）の出力(access)が
（１０ｗ）に示すように“ロウ”に維持される。これに
より、当該ブロックは、パスワードデータを再入力して
一致検証しない限りアクセス禁止になる。

【００６１】即ち、同じＥＥＰＲＯＭ１０７内のデータ
メモリであっても、異なるパスワードを設定したブロッ
クであればアクセスできないので、これらブロックにつ
いての情報は読出すことができない。

【００６２】

【発明の効果】以上述べてきたように本発明によれば、
スマートカードのデータメモリのアクセスにおいて、パ
スワード検証をハードウェハ的に実施するようにしたの
で、制御ユニットであるＣＰＵの負担を減少させられ、
また、ブロック単位でパスワード設定、検証を行えるよ
うにしたので、より手続を複雑にでき、個人情報等の保
護機能が向上していっそう信頼性が高まる。

【図面の簡単な説明】

【図１】本発明によるスマートカードの実施形態を示し
たブロック図。

【図２】スマートカード中のデータメモリの構成例とパ
スワード記録形態の一例を示す説明図。

【図３】図１中に示した情報保護処理ユニット２０１の
構成例を示すブロック図。

【図４】図３に示した情報保護処理ユニット２０１の具
体的回路例を示す回路図。

【図５】図４中に示したタイミング制御信号発生部４０
５の回路図。

【図６】図４中に示したブロック選択信号及びパスワー
ドデータ入力部４０７の回路図。

【図７】パスワードが設定されていない場合の情報保護
処理ユニット２０１の動作を説明する信号波形図。

【図８】パスワードが設定されている場合の情報保護処
理ユニット２０１の動作を説明する信号波形図。

【図９】パスワード検証で一致がとれない場合の情報保
護処理ユニット２０１の動作を説明する信号波形図。

【図１０】従来のスマートカードの内部構成を示すブロ
ック図。

Claims

【特許請求の範囲】

【請求項１】データメモリを備えたスマートカードに
おいて、前記データメモリの分割信号及びパスワードデ
ータを提供する制御ユニットと、前記データメモリをＮ
個の領域に分割し、この分割されたデータメモリの各領
域のヘッドにパスワード有無を認識可能な状態値とパス
ワードを記録しておき、前記データメモリのアクセスに
際して前記分割されたメモリ領域を探索し、記録されて
いるパスワードと外部から入力されたパスワードとが一
致するときに、前記データメモリの記憶情報をアクセス
できるようにする情報保護処理ユニットと、を備えたこ
とを特徴とするスマートカード。
【請求項２】スマートカードのデータメモリアクセス
方法において、データメモリをＮ個の領域にブロック化
するデータメモリ分割過程と、このデータメモリ分割過
程でブロック化された各領域の一定位置にパスワード有
無を示す状態値及びパスワードを記録するパスワード記
録過程と、前記ブロック化された領域のアクセスに際し
て、入力されたパスワード及び前記記録されたパスワー
ドを比較検証するパスワード検証過程と、このパスワー
ド検証過程を経て個人情報記憶領域をアクセスするアク
セス過程と、を実施することを特徴とするアクセス方
法。
【請求項３】データメモリ分割過程でデータメモリを
一定の大きさにブロック化し、パスワード記録過程で前
記ブロック化された各領域のヘッドにパスワード有無を
示す状態値及びパスワードを記録するようにし、そして
前記ブロック化された各領域で個人情報領域のデータを
アクセスできるようにした請求項２記載のアクセス方
法。
【請求項４】データメモリ分割過程でブロック化され
る各領域の大きさを、記憶情報の特性に従って異なるも
のにする請求項３記載のアクセス方法。
【請求項５】スマートカードにおいて、当該スマート
カードの運用プログラム及び個人情報を記憶するメモリ
と、このメモリの個人情報記憶領域を本人以外使用でき
ないように保護する情報保護処理ユニットと、前記メモ
リの運用プログラム記憶領域とは前記情報保護処理ユニ
ットの処理を経ないで直接アクセスし、また、前記個人
情報記憶領域に対する保護に必要なパスワードを提供
し、このパスワードを用いた前記情報保護処理ユニット
の使用許可に従って前記個人情報記録領域をアクセスす
る制御ユニットと、を備えたことを特徴とするスマート
カード。
【請求項６】情報保護処理ユニットは、ブロック化し
たメモリの各ブロックのパスワードが記録されている領
域をアクセスするための指定信号を発生し、外部からの
パスワードを入力するブロック選択信号発生及びパスワ
ードデータ入力部と、このブロック選択信号発生及びパ
スワードデータ入力部から出力される外部入力パスワー
ドデータとメモリに記録されているパスワードデータと
を比較して一致検証するパスワード検証部と、このパス
ワード検証部の検証結果でパスワードが一致するときに
メモリアクセスのためのアクセス制御信号を発生するア
クセス制御信号発生部と、前記メモリの所定のブロック
が選択されるときにパスワードが記録されている領域か
ら優先的に指定し、アクセスする個人情報記録領域を決
定するパスワード記録領域設定部と、前記ブロック選択
信号発生及びパスワードデータ入力部及び前記パスワー
ド記録領域設定部の各出力によりパスワード及び個人情
報アクセスのためのアドレス信号を発生するアクセスア
ドレス信号発生部と、前記パスワード記録領域設定部か
ら発生するパスワード有無の検証指定信号又はメモリア
クセスのためのブロックを指定するアドレス信号を発生
し、パスワード検証のためのタイミング制御信号を発生
するタイミング制御信号発生部と、から構成される請求
項５記載のスマートカード。
【請求項７】パスワード検証部は、ビット単位で１バ
イトずつパスワードを比較する第１パスワード比較部
と、この第１パスワード比較部の出力をバイト単位で貯
蔵するパスワード検証結果臨時保管部と、このパスワー
ド検証結果臨時保管部の出力から全パスワードの比較結
果を確認する第２パスワード比較部と、から構成される
請求項６記載のスマートカード。
【請求項８】ＳＩＯ（１０１）と、ＣＰＵ（１０３）
と、ＥＥＰＲＯＭ（１０７）と、を備えたスマートカー
ドにおいて、前記ＣＰＵ（１０３）のデータバス、アド
レスバス及びコントロールバスと接続されると共に前記
ＥＥＰＲＯＭ（１０７）のデータバス、アドレスバス及
びコントロールバスと接続され、前記ＥＥＰＲＯＭ（１
０７）のデータメモリのデータを任意にアクセスできな
いように保護する情報保護処理ユニット（２０１）を備
えたことを特徴とするスマートカード。
【請求項９】情報保護処理ユニット（２０１）は、Ｃ
ＰＵ（１０３）から発生するブロック選択信号及びパス
ワード記録アドレスを選択するための信号をデコーディ
ングしてブロック化したデータメモリの各ブロックとパ
スワード記録領域を選択するためのデータを発生し、外
部から入力されるパスワードデータを貯蔵して検証タイ
ミングに合わせて出力し、前記ＣＰＵ（１０３）の読出
制御信号に従ってデータメモリアクセス信号又はパスワ
ード検証進行状態信号を提供し、パスワード検証過程で
発生したパスワードデータを提供するブロック選択信号
発生及びパスワードデータ入力部（４０７）と、このブ
ロック選択信号発生及びパスワードデータ入力部（４０
７）から発生するパスワードデータと選択されたデータ
メモリのブロックに記録されているパスワードをバイト
単位で１ビットずつ比較して１バイトごとにパスワード
比較結果を発生する第１パスワード比較部（４１９）
と、この第１パスワード比較部（４１９）の１バイト比
較結果を、全パスワードに対する比較が完了するまで臨
時に貯蔵するパスワード臨時保管部（４０９）と、この
パスワード臨時保管部（４０９）に保管された全バイト
のパスワード比較結果を検証完了前に再検証する第２パ
スワード比較部（４２１）と、この第２パスワード比較
部（４２１）の出力がパスワード一致を示し、前記選択
されたデータメモリのブロックのパスワード存在に対す
る情報があれば、当該ブロックをアクセス可能にするア
クセス制御信号を発生するアクセス制御信号発生部（４
０３）と、前記ブロック選択信号発生及びパスワードデ
ータ入力部（４０７）のブロック指定デコーディングと
同時に発生する開始信号に従いクロックをカウントして
パス検証周期、検証クロック信号、及び前記ブロック選
択信号発生及びパスワードデータ入力部（４０７）に貯
蔵されたパスワードを読出すためのデコーディング信号
を発生し、パスワード検証完了に従う制御信号を発生し
て第２パスワード比較部（４２１）に提供するタイミン
グ制御信号発生部（４０５）と、データメモリの各ブロ
ック別に前記パスワード記録領域を優先的に指定するた
めのアドレス信号を発生するパスワード記録領域設定部
（４１５）と、前記ブロック選択信号発生及びパスワー
ドデータ入力部（４０７）から発生する信号によりデー
タメモリのブロックを選択し、パスワード検証のための
パスワード記録領域を指定するアドレス信号を発生し、
検証が完了した情報記録領域をアクセスするためのアド
レス信号を発生するアクセスアドレス信号発生部（４１
３）と、から構成される請求項８記載のスマートカー
ド。
【請求項１０】ブロック選択信号発生及びパスワード
データ入力部（４０７）は、データメモリのブロックを
選択するための信号をデコーディングし、スタート信号
を発生するブロック選択レジスタアドレスデコーダと、
データメモリの各ブロック内でパスワードの記録された
アドレスを選択するためのアドレス信号をデコーディン
グするパスワードレジスタアドレスデコーダと、前記ブ
ロック選択レジスタアドレスデコーダの出力に従ってブ
ロック分割信号を貯蔵するブロック分割レジスタと、前
記パスワードレジスタアドレスデコーダの出力により外
部入力パスワードを貯蔵するパスワードレジスタと、デ
ータメモリの情報保護に従う状態値を貯蔵する状態値レ
ジスタと、このデータメモリの情報保護に従う状態値を
ＣＰＵ（１０３）で読出すために制御を行う状態値読出
デコーダと、この状態値読出デコーダの出力によりＣＰ
Ｕ（１０３）が状態値を読出すように制御するドライバ
と、パスワード及び前記ブロック分割レジスタ値を読出
すためのゲーティング信号を発生するレジスタ読出制御
部と、から構成される請求項９記載のスマートカード。
【請求項１１】第１パスワード比較部（４１９）は、
ブロック選択信号発生及びパスワードデータ入力部（４
０７）から発生した外部入力パスワードとデータメモリ
から発生するパスワードとをビット単位で比較する排他
的ＮＯＲゲート（５２３）と、このビット単位の比較結
果を１バイトずつ集めて出力するＮＡＮＤゲート（５０
２）と、から構成される請求項９記載のスマートカー
ド。
【請求項１２】パスワード臨時保管部（４０９）は、
ブロック選択信号発生及びパスワードデータ入力部（４
０７）のリセット端(reset) 及びスタート端(start) が
入力として接続されたＮＯＲゲート５２５と、このＮＯ
Ｒゲート５２５の出力をリセット端（Ｒ）に受け、また
タイミング制御信号発生部（４０５）のパスワード検証
クロック端(compclk) に各クロック端（Ｃ）が接続さ
れ、そして各出力端（Ｑ）が第２パスワード比較部（４
２１）に接続されたフリップフロップ（５７７，５７
９，５８１，５８３，５８５，５８７，５８９）と、か
ら構成され、第１パスワード比較部（４１９）のバイト
単位のパスワード比較結果を貯蔵する請求項９記載のス
マートカード。