DE19535968A1 - Datenkommunikationsvorrichtung und entsprechendes Verfahren für eine Smartcard - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung und ein Verfahren zur Datenkommunikation zwischen einer Smartcard und einem Kartenlesegerät und insbesondere auf die Vorrichtung und das Verfahren in der Smartcard zum Hinzufügen eines Paritätsbits zu den Übertragungsdaten in einem Übertragungsmodus und zum Bearbeiten der Empfangsdaten zum Erzeugen eines Bearbeitungs-Paritätsbits und zum Vergleichen des Bearbeitungs-Paritätsbits mit einem Empfangs-Paritätsbits in einem Empfangsmodus.

Im allgemeinen werden IC-Karten unterteilt in Speicherkarten, die nur auf der IC- Karte gespeicherte Dienstinformationen lesen können, und in Smartkarten, die in der Lage sind, in der IC-Karte gespeicherte Dienstinformationen zu modifizieren, indem sie eine Datenkommunikation zwischen einem Kartenlesegerät und der IC-Karte durchführen. Daher besitzt die Speicherkarte nur die Speichervorrichtung zum Speichern der Dienstinformationen, wohingegen die Smartcard neben der eigentlichen Speichervorrichtung eine zentrale Verarbeitungseinheit (CPU) zum Registrieren, Modifizieren und Löschen der Dienstinformation in der Speichervorrichtung besitzt.

Da die Smartcard eine CPU, die in der Lage ist, auf die Speichervorrichtung mittels eines Steuerungssignals, das von einem externen Kartenlesegerät angelegt wird, und eine serielle I/O-Vorrichtung umfaßt, durch die eine Datenkommunikation mit dem Kartenlesegerät entsprechend der Empfehlung ISO 7816 durchgeführt kann, ist es möglich, zu jedem Zeitpunkt, in der Speichervorrichtung gespeicherte Dienstinformation zu registrieren, zu löschen und zu modifizieren.

In letzter Zeit wurden Smartcards aus Gründen der Sicherheit und Zuverlässigkeit im Hinblick auf die verschiedenen Dienstinformationen über den Herausgeber, Unter- Herausgeber und Kartenhalter und im Hinblick auf die privaten Dienstinformationen über den Kartenhalter bevorzugt.

Fig. 11 zeigt den Aufbau einer weitverbreiteten Smartcard mit fünf Anschlüssen VCC, GND, RESET, SCK und SIO, die mit einem Kartenlesegerät verbunden werden.

Wie in Fig. 11 gezeigt, besitzt die Smartcard einen Programmspeicher 13 zum Steuern des Gesamtbetriebs der Smartcard und einen Datenspeicher 14 zum Speichern der verschiedenen Dienstinformationen. Ein maskenprogrammiertes ROM wird typischerweise als Programmspeicher 13 verwendet, und ein EEPROM, das in der Lage ist, Dienstinformationen zu schreiben und zu lesen, wird als Datenspeicher 14 verwendet. Der Grund, warum ein EEPROM als Datenspeicher 14 verwendet wird, ist, daß das EEPROM als ein elektrisch löschbarer, nicht flüchtiger Speicher in der Lage ist, Dienstinformationen zu speichern, auch wenn keine Spannung angelegt wird, und Dienstinformationen zu lesen und zu schreiben.

Die CPU 12 kann über einen I/O-Teil 11 eine asynchrone, serielle Datenkommuni­ kation mit dem Lesegerät durchführen. Daher ist die CPU 12 in der Lage, die Dienstinfor­ mationen des Datenspeichers 14 zu lesen und über den I/O-Teil 11 an das Kartenlesegerät zu schicken und die von dem Kartenlesegerät empfangene Dienstinformation im Daten­ speicher 14 zu speichern.

Der Programmspeicher 13 speichert die Steuerungsprogramminformation, um der CPU 12 zu ermöglichen, mit dem I/O-Teil 11 zu kommunizieren oder auf den Datenspei­ cher 14 zuzugreifen. Der Datenspeicher 14 speichert alle Dienstinformationen über den Kartenhalter, den Herausgeber und den Unter-Herausgeber.

Fig. 12 zeigt einen anderen Aufbau einer Smartcard. Wie in Fig. 2 gezeigt, ist ein I/O-Teil 21 über den Anschluß SIO mit dem Kartenlesegerät verbunden. Der I/O-Teil 21, der die asynchrone Datenkommunikation mit dem Kartenlesegerät durchführt, wandelt die von dem Kartenlesegerät empfangenen, seriellen Daten in parallele Daten um und wandelt parallele in serielle Daten um, um diese seriellen Daten über den Anschluß SIO auszuge­ ben. Die CPU 22 analysiert die von dem I/O-Teil 21 empfangene Dienstinformation, er­ zeugt ein Speicherauswahlsignal zum Zugriff auf die Dienstinformation, die Adressen- und Steuerungssignale und gibt die zu schreibende Dienstinformation über einen Datenbus aus oder gibt die Dienstinformation über den Datenbus zum I/O-Teil 21 aus. Ein EEPROM 24 umfaßt einen ersten Bereich zum Speichern der Programminformation und einen zweiten Bereich zum Speichern der Dienstinformation, wobei einer der ersten oder zweiten Berei­ che von dem Speicherauswahlsignal ausgewählt wird. Das EEPROM 24 gibt die Informa­ tion in dem ausgewählten Bereich an den Datenbus aus oder empfängt Information vom Datenbus und speichert diese Information in Abhängigkeit von den Adressen und Steue­ rungssignalen. Ein Verbindungsteil 23 zwischen der CPU 22 und dem EEPROM 24 legt die Speicherauswahlsignale, die Adressen- und die Steuerungssignale von der CPU 22 an das EEPROM 24 an. In einem Testmodus trennt/verbindet der Verbindungsteil 23 ent­ sprechend dem logischen Zustand eines Resetsignals RESET die CPU 22 von/mit dem EEPROM 24, um dadurch den Zugriffsvorgang auf das EEPROM 24 und die Funktion der CPU 22 zu testen.

Bei der Datenübertragung führt der Kontroller der Smartcard die asynchrone, se­ rielle Datenkommunikation mit dem Kartenlesegerät entsprechend dem in ISO-7816-3 vorgeschriebenen Übertragungsverfahren durch. Der Kontroller wird von der CPU 12 in Fig. 11 beziehungsweise von der CPU 22 der Fig. 12 gebildet, und der I/O-Teil ist der I/O- Teil 11 der Fig. 11 beziehungsweise der I/O-Teil 21 der Fig. 12.

Im allgemeinen besteht ein serieller Datenübertragungsblock aus elf Bits, nämlich einem Startbit, einem Stoppbit, acht Datenbits und einem Paritätsbit, und es wird ein halbes Duplexverfahren angewandt. Die Smartcard empfängt Daten und Befehle entsprechend dem vorgeschriebenen Verfahren über den SIO-Anschluß von dem Kartenlesegerät, regi­ striert und modifiziert die Informationen entsprechend den empfangenen Informationen im Datenspeicherbereich und überträgt, falls notwendig, die im Datenspeicherbereich regi­ strierten Informationen über den SIO-Anschluß an das Kartenlesegerät.

In dem Fall, daß die Smartcard wie oben beschrieben Daten an das Kartenlesegerät überträgt oder von diesem empfängt, wird ein Paritätsüberprüfungsverfahren angewandt, um festzustellen, ob ein Datenfehler aufgetreten ist. In einer herkömmlichen Smartcard führt der Kontroller mittels Software die Funktion der Erzeugung des in dem Übertra­ gungsdatenblock einzusetzenden Paritätsbits in einem Übertragungsmodus und die Funk­ tion der Detektion des logischen Zustands des Paritätsbits in einem Empfangsmodus durch. Somit erzeugt die herkömmliche Smartcard im Übertragungsmodus ein gerades oder unge­ rades Paritätsbit durch Addition der 8 Datenbits. Und im Empfangsmodus stellt die Smart­ card fest, ob ein Fehler in den empfangenen 8 Datenbits aufgetreten ist und fordert das Kartenlesegerät auf, erneut zu übertragen, falls ein Fehler aufgetreten ist. Daher führt die I/O-Vorrichtung in einer herkömmlichen Smartcard nur die serielle/parallele Datenum­ wandlung durch, und die Übertragungs- und Empfangsvorgang werden von dem Kontroller gesteuert. Dies führt zu einer Verringerung der Kommunikationsgeschwindigkeit und zu einer Erhöhung der Programmlast für den Kontroller.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Datenkommunikations­ vorrichtung und ein entsprechendes Verfahren für eine Smartcard mit einem I/O-Teil mit der Fähigkeit zum Durchführen einer Paritätsfunktion zur Verfügung zu stellen.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Datenkommunika­ tionsvorrichtung und ein entsprechendes Verfahrens für eine Smartcard zur Verfügung zu stellen, die Übertragungsdaten logisch bearbeitet und ein Paritätsbit erzeugt und in einen Übertragungsdatenblock in einem Übertragungsmodus einsetzt und die Empfangsdaten logisch bearbeitet und ein Betriebs-Paritätsbit mit einem Empfangs-Paritätsbit logisch ver­ gleicht und dann ein Paritätsdetektionssignal in einem Empfangsmodus ausgibt.

Diese und weitere Aufgaben werden durch die in den beigefügten Patentansprüchen definierte Vorrichtung und durch das entsprechende Verfahren gelöst.

Insbesondere umfaßt zum Lösen der obigen Aufgaben die I/O-Vorrichtung einer Smartcard nach der vorliegenden Erfindung ein erstes Register mit einem seriellen Ein­ gangsanschluß, der mit einem SIO-Anschluß verbunden ist; ein zweites Register mit par­ allelen Detektionsanschlüssen, parallelen Eingabe/Ausgabe-Anschlüssen, die mit einem Datenbus verbunden sind, und einem seriellen Eingangsanschluß, der mit einem seriellen Ausgangsanschluß des ersten Registers verbunden ist; ein drittes Register mit einem par­ allelen Eingangsanschluß, der mit einem Erdanschluß verbunden ist, einem seriellen Ein­ gangsanschluß, der mit einem seriellen Ausgangsanschluß des zweiten Registers verbunden ist, und einem seriellen Ausgangsanschluß, der mit dem SIO-Anschluß verbunden ist; einen Paritätsgenerator zum Empfangen der Ausgänge der parallelen Detektionsanschlüsse des zweiten Registers, zum logischen Vergleichen der Daten und zum anschließenden Erzeu­ gen eines Betriebs-Paritätsbits und zum Anlegen desselben an einen parallelen Eingangs­ anschluß des ersten Registers; und einen Paritätsdetektor zum Empfangen eines Empfangs- Paritätsbits von dem ersten Register und des Betriebs-Paritätsbits des Paritätsgenerators und zum Vergleichen ihrer logischen Zustände im Empfangsmodus und zur Ausgabe eines Paritäts-Entscheidungssignals, wenn die beiden Paritätsbits im logisch identischen Zustand sind; wobei im Übertragungsmodus das zweite Register in Abhängigkeit von einem Schreibsignal die Daten auf dem Datenbus parallel lädt, der Paritätsgenerator die von den parallelen Detektionsanschlüssen des zweiten Registers ausgegebenen Daten logisch be­ arbeitet und dann das Betriebs-Paritätsbit erzeugt, das erste Register das Betriebs-Paritäts­ bit lädt und die in die dritten, zweiten und ersten Register geladenen Daten sequentiell in Abhängigkeit von einem Verschiebetakt verschoben werden; und im Empfangsmodus die dritten, zweiten und ersten Register sequentiell die seriellen Daten in Abhängigkeit von dem Verschiebtakt verschieben und eingeben, das zweite Register die gespeicherten Daten in Abhängigkeit von einem Lesesignal an die parallelen Detektionsanschlüsse ausgibt, der Paritäts-Generator die Empfangsdaten logisch bearbeitet, um das Betriebs-Paritätsbit zu erzeugen, das Betriebs-Paritätsbit mit dem Empfangs-Paritätsbit des ersten Registers ver­ gleicht und dann das Paritätsdetektionssignal ausgibt, wenn die beiden Paritätsbits densel­ ben logischen Zustand besitzen.

In der detaillierten Beschreibung der bevorzugten Ausführungsbeispiele der vorlie­ genden Erfindung, die hiernach folgt, wird auf die beigefügten Zeichnungen Bezug genom­ men.

Fig. 1 ist ein Diagramm, das einen I/O-Teil nach der vorliegenden Erfindung in einer Smartcard zeigt.

Fig. 2 ist ein Diagramm, das das zweite Register in Fig. 2 zeigt.

Fig. 3 ist ein Diagramm, das den Paritätsoperator in Fig. 1 zeigt.

Fig. 4 ist ein Diagramm, das den internen Aufbau der ersten und zweiten Register in Fig. 1 zeigt.

Fig. 5 ist ein Diagramm, das den Aufbau des parallelen Datenprozessors in Fig. 4 zeigt.

Fig. 6 ist ein Diagramm, das den Aufbau des Detektionsdatenausgabeteils in Fig. 5 zeigt.

Fig. 7 ist ein Diagramm, das den Aufbau des seriellen Datenprozessors in Fig. 4 zeigt.

Fig. 8 ist ein Diagramm, das den internen Aufbau des dritten Registers in Fig. 1 zeigt.

Fig. 9 ist ein Wellenformdiagramm, das den Arbeitsablauf des I/O-Teils im Über­ tragungsmodus entsprechend der vorliegenden Erfindung zeigt.

Fig. 10 ist ein Wellenformdiagramm, das den Arbeitsablauf des I/O-Teils im Emp­ fangsmodus entsprechend der vorliegenden Erfindung zeigt.

Fig. 11 ist ein Diagramm, das einen ersten Aufbau einer Smartcard zeigt.

Fig. 12 ist ein Diagramm, das einen zweiten Aufbau einer Smartcard zeigt.

Zum besseren Gesamtverständnis der vorliegenden Erfindung werden in der nach­ folgenden Beschreibung spezielle Details, wie etwa eine gerade Paritätserzeugung, be­ schrieben. Es ist dem Fachmann jedoch klar, daß die vorliegende Erfindung ohne diese speziellen Details ausgeführt werden kann.

Fig. 1 zeigt den Aufbau einer seriellen I/O-Vorrichtung nach der vorliegenden Er­ findung, sie zeigt aber nicht den Aufbau zum Erzeugen verschiedener Steuerungssignale, die den Arbeitsablauf der I/O-Vorrichtung steuern. Jedoch sind die Merkmale dieser Steue­ rungssignale in den Fig. 9 und 10 gezeigt. Unter Bezugnahme auf Fig. 1 werden im folgenden die Schritte des Erzeugens und Einsetzens des Paritätsbits in den Übertragungs­ datenblock und der Bearbeitung des Paritätsbits in den empfangenen Übertragungsdaten erklärt.

Ein erstes Register 31 besitzt einen seriellen Eingangsanschluß SI, der mit einem Anschluß SIO verbunden ist, und einen parallelen Eingangsanschluß PI, der mit einem Betriebs-Paritätsbit DPB verbunden ist. Beim Eingang eines Schreibsignals SWR lädt das erste Register 31 das Betriebs-Paritätsbit DPB, das über den parallelen Eingangsanschluß PI empfangen wird, und bei Erhalt eines Verschiebetakts SCK verschiebt es das geladene Betriebs-Paritätsbit DPB oder die am Anschluß SIO erhaltenen seriellen Daten und gibt sie zu einem seriellen Ausgangsanschluß SO aus. Somit lädt das erstes Register 31 im Über­ tragungsmodus das Betriebs-Paritätsbit DPB und gibt dann das Betriebs-Paritätsbit DPB in Abhängigkeit von dem Verschiebetakt SCK an den seriellen Ausgangsanschluß SO aus. Im Empfangsmodus speichert es das an den Anschluß SIO angelegte Paritätsbit und gibt über den seriellen Ausgabeanschluß SO ein Empfangs-Paritätsbit RPB aus.

Ein zweites Register 32 besitzt acht Datenregister, und sein interner Aufbau ist in Fig. 2 gezeigt. In dem zweiten Register 32 sind die seriellen Eingabeanschlüsse SI jeweils mit den seriellen Ausgabeanschlüssen SO ihrer vorhergehenden Datenregister, die seriellen Ausgangsanschlüsse SO mit den seriellen Eingangsanschlüssen SI ihrer nachfolgenden Datenregister, die parallelen Eingabe/Ausgabeanschlüsse PI0 bis PI7 und PO0 bis PO7 mit den entsprechenden Datenbits auf dem Datenbus und die parallelen Detektionsanschlüsse CD0 bis CD7 mit dem Eingangsanschluß des Paritätsoperators 34 verbunden. Das zweite Register 32 wird bei Erhalt des Resetsignals RST zurückgesetzt und lädt bei Erhalt des Schreibsignals SWR die 8-Bitdaten, die von den parallelen Eingangsanschlüssen PI0 bis PI7 erhalten werden, in die parallelen Detektionsanschlüsse CD0 bis CD7. Wenn das Lese­ signal SRD erhalten wird, gibt das zweite Register 32 die gespeicherten 8-Bitdaten an die parallelen Detektionsanschlüsse CD0 bis CD7 und zu den parallelen Ausgangsanschlüssen PO0 bis PO7 aus, und wenn der Verschiebetakt SCK erhalten wird, verschiebt es die ge­ speicherten 8-Bitdaten und gibt sie zu dem nachfolgenden Datenregister aus. Somit lädt das zweite Register 32 im Übertragungsmodus die über die parallelen Eingangsanschlüsse PI0 bis PI7 erhaltenen 8-Bitdaten und gibt die 8-Bitdaten in Abhängigkeit des Schreib­ signals SWR an die parallelen Detektionsanschlüsse CD0 bis CD7 aus und verschiebt in Abhängigkeit von dem Verschiebetakt SCK die geladenen Daten und die über den seriellen Eingangsanschluß SI erhaltenen Daten und gibt sie an das nachfolgende Datenregister aus. Und im Empfangsmodus gibt das zweite Register 32 in Abhängigkeit von dem Verschiebe­ takt SCK die über den seriellen Eingangsanschluß SI erhaltenen Daten an das nachfolgende Datenregister aus und gibt die 8-Bitdaten in Abhängigkeit von dem Lesesignal SRD an die parallelen Ausgangsanschlüsse PO0 bis PO7 und an die parallelen Detektionsanschlüsse CD0 bis CD7 aus.

Ein drittes Register 33 besitzt einen seriellen Eingangsanschluß SI, der mit dem seriellen Ausgangsanschluß SO des letzten Datenregisters des zweiten Registers 32 ver­ bunden ist, einen seriellen Ausgangsanschluß SO, der mit dem Anschluß SIO verbunden ist, und einen parallelen Eingangsanschluß PI, der mit dem Erdpotential verbunden ist. Wenn das Kommunikationsstartsignal CWR empfangen wird, wird das dritte Register 33 initialisiert, um die Datenkommunikation durchzuführen. Und wenn das Schreibsignal SWR empfangen wird, lädt das dritte Register 33 das Erdpotential über den parallelen Eingangsanschluß PI und gibt die geladenen Daten in Abhängigkeit von dem Verschiebe­ takt SCK an den Anschluß SIO aus. Somit lädt das dritte Register 33 im Übertragungs­ modus in Abhängigkeit zum Schreibsignal SWR das über den parallelen Anschluß PI erhal­ tene Erdpotential als Startbit und gibt die geladenen Daten und die über den seriellen Ein­ gangsanschluß SI erhaltenen Daten in Abhängigkeit von dem Verschiebetakt SCK an den Anschluß SIO aus.

Ein Paritätsoperator 34 empfängt die von den parallelen Detektionsanschlüssen CD0 bis CD7 des zweiten Registers 32 ausgegebenen parallelen Daten, bearbeitet die emp­ fangenen parallelen Daten logisch und erzeugt dann das Betriebs-Paritätsbit DPB. Im Übertragungsmodus erzeugt der Paritätsoperator 34 das Betriebs-Paritätsbit DPB durch logische Bearbeitung der Daten auf dem Datenbus, und im Empfangsmodus erzeugt er das Betriebs-Paritätsbit DPB durch logische Bearbeitung der von dem Kartenlesegerät ausge­ gebenen Daten.

Ein Paritätsdetektor 35 umfaßt ein exklusives NOR-Gatter 37 um das von dem ersten Register 31 ausgegebene Empfangs-Paritätsbit RPB mit dem von dem Paritätsope­ rator 34 ausgegebenen Paritätsbit 34 über ein exklusives NOR-Gatter zu verbinden, einen Inverter 36 zum Invertieren eines Kommunikationsmodussignals T/RX und ein NOR-Gat­ ter 38, um den Ausgang des Inverters 36 und den Ausgang des exklusiven NOR-Gatters 37 über ein exklusives NOR-Gatter zu verbinden und ein Paritätsdetektionssignal PBT auszugeben. Im Empfangsmodus erzeugt der Paritätsdetektor 35, wenn der logische Pegel des Empfangs-Paritätsbits RPB identisch mit dem des Betriebs-Paritätsbits DPB ist, ein Paritätsdetektionssignal PBT, das angibt, daß die Empfangsdaten normal sind, ansonsten erzeugt er ein Paritätsdetektionssignal PBT, das angibt, daß in den Empfangsdaten ein Fehler aufgetreten ist.

Fig. 2 zeigt den internen Aufbau des zweiten Registers 322, das aus acht Daten­ registern 41 bis 48 besteht. Die Datenregister 41 bis 48 teilen sich die Steuerungssignale SRD, RST, SWR und SCK und die parallelen Eingabe/Ausgabeanschlüsse und die par­ allelen Detektionsanschlüsse PI7 bis PI0, PO7 bis PO0 und CD7 bis CD0. Der serielle Eingangsanschluß SI0 des Datenregisters 41 ist mit dem seriellen Ausgangsanschluß SO des ersten Registers 31 verbunden, der serielle Ausgangsanschluß SO7 des Datenregisters 48 ist mit dem seriellen Eingangsanschluß SI des dritten Registers 33 verbunden, und die seriellen Eingangsanschlüsse SI1 bis SI7 der Datenregister 42 bis 48 sind jeweils mit den seriellen Ausgangsanschlüssen SO0 bis SO6 ihrer vorhergehenden Datenregister 41 bis 47 verbunden.

Im Übertragungsmodus laden die Datenregister 41 bis 48 die über die entsprechen­ den parallelen Eingangsanschlüsse PI0 bis PI7 in Abhängigkeit von dem Schreibsignal SWR erhaltenen Daten, um die geladenen Daten an die parallelen Detektionsanschlüsse CD0 bis CD7 auszugeben und die gespeicherten Daten und die an den seriellen Eingangs­ anschlüssen SI von den vorhergehenden Datenregistern erhaltenen Daten in Abhängigkeit von dem Verschiebetakt SCK sequentiell zu verschieben, um eine Ausgabe an die seriellen Ausgangsanschlüsse SO durchzuführen. Im Empfangsmodus verschieben die Datenregister 41 bis 48 die von ihren vorhergehenden Datenregistern ausgegebenen Daten über ihre seriellen Eingangsanschlüsse SI und geben, wenn das Lesesignal SRD empfangen wird, die gespeicherten Daten an die parallelen Ausgangsanschlüsse PO0 bis PO7 und an die par­ allelen Detektionsanschlüsse CD0 bis CD7 aus.

Fig. 3 ist ein detailliertes Schaltkreisdiagramm des Paritätsoperators 34, der eine gerade Parität erzeugt. Der Paritätsoperator 34 besteht aus acht exklusiven ODER-Gattern 51 bis 58. Ein Eingang des exklusiven ODER-Gatters 51 ist mit dem Erdpotential verbun­ den, während der andere Eingang die Ausgangsdaten des parallelen Detektionsanschlusses CD0 empfängt. Einer der Eingänge der exklusiven ODER-Gatter 52 bis 58 ist jeweils mit den entsprechenden Ausgangsdaten der parallelen Detektionsanschlüsse CD1 bis CD7 verbunden, während ihr anderer Eingang jeweils mit dem Ausgängen der exklusiven ODER-Gatter 51 bis 57 verbunden ist. Somit gibt, wenn nach der logischen Bearbeitung der 8 Bitdaten der parallelen Detektionsanschlüsse CD0 bis CD7 die Gesamtzahl der logi­ schen Einsen eine gerade Zahl ist, der Paritätsoperator 34 das Betriebs-Paritätsbit DPB mit einer logischen "0" über das exklusive ODER-Gatter 58 aus, und wenn die Gesamtzahl der logischen Einsen eine ungerade Zahl ist, das Betriebs-Paritätsbit DPB mit einer logischen "1" aus. Wenn das exklusive ODER-Gatter 51 statt mit dem Erdpotential mit dem Span­ nungsversorgungspotential verbunden ist, erzeugt der Paritätsoperator 34 ein ungerades Paritätsbit. In diesem Fall wird, wenn die Gesamtzahl der logischen Einsen eine gerade Zahl ist, ein Betriebs-Paritätsbit DPB mit einer logischen "1" ausgegeben, während, wenn die Gesamtzahl der logischen Einsen eine ungerade Zahl ist, ein Betriebs-Paritätsbit DPB mit einer logischen "0" ausgegeben wird.

In dem Übertragungsmodus verarbeitet der Paritätsoperator 34 die zum Datenbus ausgegeben Daten logisch und erzeugt das Betriebs-Paritätsbit DPB und legt es an den parallelen Eingangsanschluß PI des ersten Registers 31 an, und im Empfangsmodus be­ arbeitet der Paritätsoperator 34 die von dem Kartenlesegerät ausgegebenen Daten und erzeugt das Betriebs-Paritätsbit DPB und legt es an den Paritätsdetektor 35 an.

Fig. 4 zeigt den Aufbau der ersten und zweiten Register 31 und 32 der Fig. 1 und 2. Ein paralleler Datenprozessor 61 besitzt einen Eingangsanschluß, der aus SCK, SRD, SWR, RST, dem parallelen Eingangsanschluß PI, der die Datenbits auf dem Daten­ bus empfangt, und dem seriellen Eingangsanschluß SI, der die von dem seriellen Ausgangs­ anschluß SO des vorhergehenden Datenregisters empfängt, besteht und einen Ausgangs­ anschluß, der aus dem parallelen Ausgangsanschluß PO und dem parallelen Detektions­ anschluß CD besteht.

Ein serieller Datenprozessor 62 empfängt den Ausgang des parallelen Detektions­ anschlusses CD als Daten, das invertierte Taktsignal SCK als Taktsignal und das Reset­ signal RST als Initialisierungssignal, und der serielle Ausgangsanschluß SO wird als sein Ausgangsanschluß verwendet.

Fig. 5 zeigt den Aufbau des parallelen Datenprozessors 61 der Fig. 4. Ein NOR- Gatter 73 bildet eine NOR-Verbindung des Schreibsignals SWR, das von einem Inverter 72 invertiert wird, und der über den parallelen Eingangsanschluß PI empfangenen Daten. Ein NOR-Gatter 74 bildet eine NOR-Verbindung des Ausgangs des NOR-Gatters 73 und des durch einen Inverter 71 invertierten Resetsignals RST und gibt das Ergebnis dann an einen Anschluß rb in einem Detektionsdatenausgangsteil 76 aus. Ein NAND-Gatter 75 bildet eine NAND-Verbindung des Schreibsignals SWR und der über den parallelen Ein­ gangsschluß PI erhaltenen Daten und gibt das Ergebnis an einen Anschluß sb im Detek­ tionsdatenausgangsteil 76 aus. Der Detektionsdatenausgangsteil 76 erhält die über den seriellen Eingangsanschluß SI erhaltenen Daten an einem Anschluß d und den Verschiebe­ takt SCK an einem Anschluß c. Somit lädt der Detektionsdatenausgangsteil 76 die über den parallelen Eingangsanschluß PI angelegten Daten in Abhängigkeit von dem Schreib­ signal SWR und verschiebt die über den seriellen Eingangsanschluß SI angelegten Daten in Abhängigkeit von dem Verschiebetakt SCK. Das über einen Anschluß qb des Detek­ tionsdatenausgangsteils 76 ausgegebene Signal wird über einen Inverter 77 an den paralle­ len Detektionsanschluß CD angelegt.

Der Ausgang des Inverters 77 wird an den Eingangsanschluß eines Übertragungsgatters 78 angelegt. Das Übertragungsgatter 78 erhält das Lesesignal SRD als erstes Gattersignal und das durch einen Inverter 79 gegangene, invertierte Lesesignal SRD als zweites Gattersignal. Das Übertragungsgatter 78 wird in Abhängigkeit von dem Lesesignal SRD angeschaltet, um den Ausgang des Inverters 77 an den parallelen Aus­ gangsanschluß PO auszugeben.

Somit lädt im Übertragungsmodus der parallele Datenprozessor 61 die über den parallelen Eingangsanschluß PI erhaltenen Daten in Abhängigkeit von dem Schreibsignal SWR und verschiebt die geladenen Daten und die über den seriellen Eingangsanschluß SI erhaltenen Daten in Abhängigkeit von dem Verschiebetakt SCK. Im Empfangsmodus verschiebt der parallele Datenprozessor 61 die über den seriellen Eingangsanschluß SI erhal­ tenen seriellen Daten und gibt sie zum parallelen Detektionsanschluß CD aus und schaltet, wenn das Lesesignal SRD empfangen wird, den Ausgang des Inverters 77 zum parallelen Ausgangsanschuß PO und führt eine Ausgabe durch.

Fig. 6 ist ein detailliertes Schaltkreisdiagramm des Detektionsdatenausgangsteils 76 der Fig. 5. Ein NAND-Gatter 81 führt eine NAND-Verbindung des an dem Anschuß rb und des an dem Anschluß d erhaltenen Signals durch. Ein Inverter 82 invertiert den Aus­ gang des Anschlusses c, und ein Inverter 83 invertiert den Ausgang des Inverters 82. Ein Übertragungsgatter 84 erhält den Ausgang des NAND-Gatters 81. Zusätzlich erhält das Übertragungsgatter 84 den Ausgang des Inverters 82 als erstes Gattersignal und den Aus­ gang des Inverters 83 als zweites Gattersignal, wodurch die über das NAND-Gatter 81 angelegten seriellen Daten bei Erhalt des Verschiebetaktes SCK ausgegeben werden. Ein Übertragungsgatter 85 empfängt den Ausgang des Übertragungsgatters 84 und erhält den Ausgang des Inverters 83 als erstes Gattersignal und den Ausgang des Inverters 82 als zweites Gattersignal, wodurch der Ausgang des Übertragungsgatters 84 bei Erhalt des Verschiebetaktes SCK an den Anschluß qb ausgegeben wird. Ein NAND-Gatter 86 bildet eine NAND-Verbindung des Ausgangs des Anschlusses sb und des Ausgangs des Über­ tragungsgatters 84. Ein NAND-Gatter 87 bildet eine NAND-Verbindung des Ausgangs des Anschlusses rb und des Ausgangs des NAND-Gatters 86 und gibt dann das Ergebnis an den Anschluß qb aus.

Fig. 7 ist ein detailliertes Schaltkreisdiagramm des seriellen Datenprozessors 62 der Fig. 4. Ein Inverter 91 invertiert den Ausgang des Anschlusses c, und ein Inverter 92 in­ vertiert den Ausgang des Inverters 92. Ein Übertragungsgatter 93 erhält den Ausgang des Anschlusses d und erhält den Ausgang des Inverters 91 als erstes Gattersignal und den Ausgang des Inverters 92 als zweites Gattersignal. Ein Übertragungsgatter 94 erhält den Ausgang des Übertragungsgatters 93 und den Ausgang des Inverters 92 als erstes Gatter­ signal und den Ausgang des Inverters 91 als zweites Gattersignal und gibt den Ausgang des Übertragungsgatters 93 an den Anschluß q aus. Ein NAND-Gatter 95 bildet eine NAND-Verbindung des Ausgangs des Anschlusses rb und des Ausgangs des Über­ tragungsgatters 93, und ein Inverter 96 invertiert den Ausgang des NAND-Gatters 95 und gibt ihn an den Anschluß q aus.

Fig. 8 zeigt den internen Aufbau des dritten Registers 33 der Fig. 3 mit dem glei­ chen Aufbau wie in Fig. 4 mit der Ausnahme des an den Anschluß rb des seriellen Daten­ prozessors 62 angelegten Signals. Ein Inverter 63 invertiert das Kommunikationsstartsignal CWR, und ein UND-Gatter 64 bildet eine UND-Verbindung des Resetsignals RST und des Ausgangs des Inverters 63 und legt dann das Ergebnis an den Anschluß sb des seriellen Datenprozessors 62 an. Das bedeutet, daß das dritte Register 33 durch das Resetsignal RST und das Kommunikationsstartsignal CWR initialisiert wird.

Fig. 9 ist ein Wellenformdiagramm, das den Arbeitsablauf der I/O-Vorrichtung zeigt, wenn die Datenübertragung von der Smartcard zum Kartenlesegerät durchgeführt wird. Mit dem Übergang des Resetsignals RST in den logischen "hohen" Zustand, wie in 9A der Fig. 9 gezeigt, werden die ersten, zweiten und dritten Register 31, 32 und 33 aus dem zurückgesetzten Zustand entfernt. Wenn das Kommunikationsstartsignal CWR er­ zeugt wird, wie in 9B der Fig. 9 gezeigt, geht das Kommunikationsmodussignal T/RX in den logisch "niedrigen" Pegel, wie in 9C der Fig. 9 gezeigt. Dann wird das Kommunika­ tionsmodussignal T/RX mit logisch "niedrigem" Pegel durch den Inverter 36 in den logisch "hohen" Pegel invertiert und an das NOR-Gatter 38 angelegt, so daß das Paritätsdetek­ tionssignal PBT den logisch "niedrigen" Zustand beibehalt, wie in 9J der Fig. 9 gezeigt. Das bedeutet, daß der Paritätsdetektor 35 im Übertragungsmodus kein Paritätsdetektions­ signal PBT erzeugt.

In einem solchen Zustand laden, wenn das Schreibsignal SWR erzeugt wird, wie in 9D der Fig. 9 gezeigt, die ersten, zweiten und dritten Register 31, 32 und 33 die über die parallelen Einganganschlüsse PI erhaltenen Daten, wie in 9G der Fig. 9 gezeigt. In diesem Fall lädt das dritte Register 33, da der parallele Eingangsanschluß PI des dritten Registers 33 mit dem Erdpotential verbunden ist, ein logisch "niedriges" Signal, und dieses wird als Startbit übertragen. Das zweite Register 32 lädt die entsprechenden Datenbits auf dem Datenbus, wie in Fig. 2 gezeigt. Das bedeutet, daß die Datenregister 41 bis 48 in dem zweiten Register 32 die Daten auf dem Datenbus in Abhängigkeit von dem Schreibsignal SWR laden. Der parallele Datenprozessor 61 gibt, wie in den Fig. 4 bis 6 gezeigt, die geladenen Daten über den entsprechenden Detektionsanschluß CD aus. Somit lädt das zweite Register 32 die über die parallelen Eingangsanschlüsse PI0 bis PI7 erhaltenen Daten und gibt die geladenen Daten über die parallelen Detektionsanschlüsse CD0 bis CD7 aus. 9E der Fig. 9 zeigt die Ladezeit T1, wenn das zweite Register 32 die parallelen Daten in Abhängigkeit von dem Schreibsignal SWR lädt und zu den parallelen Detektionsanschlüs­ sen CD0 bis CD7 ausgibt.

Nach dem Verstreichen der Ladezeit T1 empfangt, wie in 9D der Fig. 9 gezeigt, der Paritätsoperator 34 die von den parallelen Detektionsanschlüssen CD0 bis CD7 ausge­ gebenen Daten des zweiten Registers 32. Dann bearbeitet der Paritätsoperator 34 die emp­ fangenen Daten logisch und erzeugt das Betriebs-Paritätsbit DPB. Im Paritätsoperator 34 sind die einen Eingänge der exklusiven ODER-Gatter 51 bis 58 jeweils mit den parallelen Detektionsanschlüssen CD0 bis CD7 des zweiten Registers 32 verbunden, und die anderen Eingänge der exklusiven ODER-Gatter 52 bis 58 sind jeweils mit den Ausgangsanschlüs­ sen der vorhergehenden, exklusiven ODER-Gatter 51 bis 57 verbunden. Der andere Ein­ gang des exklusiven ODER-Gatters 51 ist mit dem Erdpotential verbunden, und das ex­ klusive ODER-Gatter 58 gibt das Betriebs-Paritätsbit DPB an seinem Ausgangsanschluß aus. Somit vergleicht der Paritätsoperator 34 die logischen Zustände der von den parallelen Detektionsanschlüssen CD0 bis CD7 ausgegebenen parallelen Daten und erzeugt, wenn die Gesamtzahl der logischen Einsen eine ungerade Zahl ist, ein Betriebs-Paritätsbit DPB mit einer logischen "1", und wenn die Gesamtzahl der logischen Einsen eine gerade Zahl ist, ein Betriebs-Paritätsbit DPB mit einer logischen "0". Wenn der Eingangsanschluß des ex­ klusiven ODER-Gatters 51 mit der Versorgungsspannung verbunden ist, erzeugt der Pari­ tätsoperator 34 eine gerade Parität.

Das Betriebs-Paritätsbit DPB, das wie oben beschrieben erzeugt wird, wird an das exklusive ODER-Gatter 37 und an den parallelen Eingangsanschluß PI des ersten Registers 31 angelegt. Im Übertragungsmodus behält das Paritätsdetektionssignal PBT den logisch "niedrigen" Zustand bei, wie in Fig. 9J gezeigt, und zwar unabhängig vom logischen Zu­ stand des Betriebs-Paritätsbits DPB. Im Übertragungsmodus sollte das Betriebs-Paritätsbit DPB in das erste Register 31 geladen werden und dann in den Übertragungs-Datenblock, der zum Kartenlesegerät gesandt werden soll, eingesetzt werden. Somit muß der Paritäts­ operator 34 das Betriebs-Paritätsbit DPB erzeugen und an den parallelen Eingangs­ anschluß PI des ersten Registers 31 ausgeben, bevor das Schreibsignal SWR ausgeschaltet wird. Daher erzeugt, bevor das Schreibsignal SWR ausgeschaltet wird, der Paritätsopera­ tor 34 das Betriebs-Paritätsbit DPB für die Paritätsbetriebszeit T2 wie in 9F der Fig. 9 gezeigt. Dann lädt das erste Register 31 das Betriebs-Paritätsbit DPB in Abhängigkeit von dem Schreibsignal SWR, wie in 9D der Fig. 9 gezeigt. Um das Betriebs-Paritätsbit DPB in das erste Register 31 zu laden, sollte das Schreibsignal SWR länger als die parallele Daten­ ladezeit T1 des zweiten Registers und die Paritätsbetriebszeit T2 des Paritätsoperators 34 beibehalten werden, wie in 9D der Fig. 9 gezeigt.

Wenn der Schreibvorgang der parallelen Daten mit dem Auszustand des Schreib­ signals SWR beendet wird, lädt das dritte Register 33 das Startbit mit einem logisch "nied­ rigen" Pegel, die Datenregister 41 bis 48 des zweiten Registers 32 laden die entsprechen­ den Datenbits, und das erstes Register 31 lädt das Betriebs-Paritätsbit DPB.

Wenn das Schreibsignal SWR ausgeschaltet wird, wird der Verschiebetakt SCK erzeugt, wie in 9H der Fig. 9 gezeigt. Es werden mehr als zehn Verschiebetakte SCK er­ zeugt, um ein Startbit, acht Datenbits und ein Paritätsbit, die in den Registern 31 bis 33 geladen sind, zu verschieben. Wenn der Verschiebetakt SCK erzeugt wird, wie in 9H der Fig. 9 gezeigt, geben die Register 31 bis 33 die geladenen Daten über die seriellen Aus­ gangsanschlüsse SO aus und speichern die Ausgaben der vorhergehenden Register, die sie über ihre seriellen Eingabeanschlüsse SI erhalten. Folglich wird, wie in 9I der Fig. 9 ge­ zeigt ist, der Übertragungsdatenblock in serielle Daten umgewandelt und dann in Abhän­ gigkeit von dem Verschiebetakt SCK zum Kartenlesegerät geschickt.

Fig. 10 ist ein Wellenformdiagramm, das den Arbeitsablauf der I/O-Vorrichtung zeigt, wenn die Datenübertragung von dem Kartenlesegerät zur Smartcard durchgeführt wird. Mit dem Übergang des Resetsignals RST in den logischen "hohen" Zustand, wie in 10A der Fig. 10 gezeigt, werden die ersten, zweiten und dritten Register 31, 32 und 33 aus dem zurückgesetzten Zustand entfernt. Wenn das Kommunikationsstartsignal CWR er­ zeugt wird, wie in 10B der Fig. 10 gezeigt, geht das Kommunikationsmodussignal T/RX in den logisch "hohen" Pegel, wie in IOC der Fig. 10 gezeigt. Dann wird das Kommunika­ tionsmodussignal T/RX mit logisch "hohem" Pegel durch den Inverter 36 in den logisch "niedrigen" Pegel invertiert und an das NOR-Gatter 38 angelegt, so daß das Paritätsdetek­ tionssignal PBT den logisch "niedrigen" Zustand beibehält, bis das Fehler-Paritätsbit fest­ gestellt wird, wie in 10K der Fig. 10 gezeigt. Das bedeutet, daß im Empfangsmodus der logische Zustand des Paritäts-Detektionssignals PBT entsprechend dem logischen Zustand des Betriebs-Paritätsbits DPB und des Empfangs-Paritätsbits RPB bestimmt wird.

Der von dem Kartenlesegerät übertragene Datenblock beginnt mit dem Startbit, und zu diesem Zeitpunkt geht, da sich das Startbit im logisch "niedrigen" Pegel befindet, der Anschluß SIO vom logisch "hohen" Pegel in den logisch "niedrigen" Pegel, wenn das Kartenlesegerät eine Datenübertragung beginnt. Somit wird, wenn eine fallende Flanke am Anschluß SIO festgestellt wird, das Verschiebetaktsignal SCK erzeugt, wie in 10E der Fig. 10 gezeigt. Dann verschieben die Register 31 bis 33 die über die seriellen Eingangs­ anschlüsse SI erhaltenen Daten in Abhängigkeit von dem Verschiebetakt SCK. Der serielle Eingangsanschluß SI des ersten Registers 31 ist mit dem Anschluß SIO verbunden. Das zweite Register 32 besteht aus acht Registern 41 bis 48, wie in Fig. 2 gezeigt, und jeder serielle Eingangsanschluß SI dieser Register ist mit dem seriellen Ausgangsanschluß SO seines vorhergehenden Datenregisters verbunden. Somit verschieben die Register 31 bis 33 die empfangenen Daten und speichern sie in Abhängigkeit von dem Verschiebetakt SCK, wie in 10E der Fig. 10 gezeigt, der, wie in 10F der Fig. 10 gezeigt, erzeugt wird.

Wenn die Erzeugung des Verschiebetakts SCK aufhört, speichert das erste Register 31 das Empfangs-Paritätsbit RPB, die Datenregister 41 bis 48 des zweiten Datenregisters 32 speichern die 8 Datenbits und das dritte Register 33 speichert das Startbit. Die 8 in dem zweiten Register 32 gespeicherten Datenbits werden über den parallelen Datenprozessor 62 an die parallelen Detektionsanschlüsse CD0 bis CD7 ausgegeben, wie in den Fig. 4 bis 6 gezeigt. Zusätzlich wird, wenn die Erzeugung des Verschiebetakts SCK aufhört, das Lesesignal SRD erzeugt, wie in 10G der Fig. 10 gezeigt, damit der Kontroller den Daten­ block über den Datenbus erhält. Wenn das Lesesignal SRD erzeugt wird, werden die Aus­ gaben der parallelen Detektionsanschlüsse CD0 bis CD7 über die parallelen Ausgangs­ anschlüsse PO0 bis PO7 ausgegeben.

Zu diesem Zeitpunkt bearbeitet der Paritätsoperator 34 die über die parallelen De­ tektionsanschlüsse CD0 bis CD7 erhaltenen Daten logisch für die Paritätsbetriebszeit T3, wie in 10H der Fig. 10 gezeigt, und erzeugt dann das Betriebs-Paritätsbit DPB. Dann ver­ bindet das exklusive NOR-Gatter 37 das Betriebs-Paritätsbit DPB und das Empfangs-Pari­ tätsbit RPB, um ihre logischen Zustände zu vergleichen. Wenn der logische Zustand des Empfangs-Paritätsbits RPB gleich dem des Betriebs-Paritätsbits DPB ist, bedeutet das, daß die Empfangsdaten normal sind, und wenn der logische Zustand nicht identisch mit dem des Betriebs-Paritätsbits DPB ist, bedeutet das, daß es einen Fehler in den Empfangsdaten gibt. Somit gibt, wenn die obigen beiden Paritätsbits den identischen logischen Zustand besitzen, das exklusive NOR-Gatter 37 ein logisch "hohes" Signal aus, was angibt, daß die Empfangsdaten normal sind, und gibt andernfalls ein logisch "niedriges" Signal aus, was angibt, daß die Empfangsdaten fehlerhaft sind. Im Empfangsmodus wird, wenn das NOR- Gatter 38 das invertierte Kommunikationsmodussignal T/RX im logisch "niedrigen" Zu­ stand empfängt, der logische Zustand des Paritäts-Detektionssignal PBT entsprechend dem Ausgang des exklusiven NOR-Gatter 37 bestimmt. Wenn das exklusive NOR-Gatter 37 ein logisch "hohes" Signal ausgibt, gibt das NOR-Gatter 38 ein Paritäts-Detektionssignal PBT im logisch "niedrigen" Zustand aus, das angibt, daß die Empfangsdaten normal, wie in 10K der Fig. 10 gezeigt, und wenn das exklusive NOR-Gatter 37 ein Signal im logisch "niedri­ gen" Zustand ausgibt, gibt das NOR-Gatter 38 ein Paritäts-Detektionssignal PBT im lo­ gisch "hohen" Zustand aus, das angibt, daß die Empfangsdaten fehlerhaft sind, wie in 10K der Fig. 10 gezeigt.

Während der Detektion des Paritäts-Detektionssignals PBT gibt das zweite Regi­ ster 32 die empfangenen seriellen Daten während der Zeit T4 an die parallelen Ausgangs­ anschlüsse PO0 bis PO7 aus, wie in 10J der Fig. 10 gezeigt. Daher sollte, wie in 10G der Fig. 10 gezeigt, das Lesesignal SRD länger als T3 für den Betrieb des Betriebs-Paritätsbits DPB und T4 für die Ausgabe der empfangenen seriellen Daten an die parallelen Ausgangs­ anschlüsse PO0 bis PO7 aufrecht erhalten werden.

Zu diesem Zeitpunkt analysiert der Kontroller der Smartcard den logischen Zustand des Paritäts-Detektionssignals PBT, das, wie in 10K der Fig. 10 gezeigt, erzeugt wird, und lädt dann die Daten, wie in 10J der Fig. 10 gezeigt, parallel über den Datenbus.

Wie oben beschrieben ist die I/O-Vorrichtung der Smartcard nach der vorliegenden Erfindung in der Lage, die Übertragungsdaten logisch zu bearbeiten, um ein Paritätsbit zu erzeugen, und das Paritätsbit in den Übertragungsdatenblock im Übertragungsmodus ein­ zufügen. Im Empfangsmodus ist sie in der Lage, die Empfangsdaten logisch zu bearbeiten, um ein Betriebs-Paritätsbit zu erzeugen, das Betriebs-Paritätsbit mit dem Empfangs-Pari­ tätsbit zu vergleichen und dann festzustellen, ob die Empfangsdaten normal sind oder nicht. Folglich ist es möglich, die Programmbelastung für den Kontroller in der Smartcard zu verringern und eine schnelle Datenübertragung zum Kartenlesegerät auszuführen.

Claims (8)

1. Eingabe/Ausgabe-Vorrichtung (11) einer Smartcard zum Durchführen einer seriellen, asynchronen Datenkommunikation mit einem Kartenlesegerät, dadurch gekenn­ zeichnet, daß sie umfaßt:
ein erstes Register (31) mit einem seriellen Eingangsanschluß (SI), der mit einem SIO-Anschluß verbunden ist;
ein zweites Register (32) mit parallelen Detektionsanschlüssen (CD0-CD7), par­ allelen Eingabe/Ausgabe-Anschlüssen (PI0-PI7, PO0-PO7), die mit einem Datenbus ver­ bunden sind, und einem seriellen Eingangsanschluß (SI), der mit einem seriellen Ausgangs­ anschluß (SO) des ersten Registers (31) verbunden ist;
ein drittes Register (33) mit einem parallelen Eingangsanschluß (PI), der mit einem Erdanschluß (GRD) verbunden ist, einem seriellen Eingangsanschluß (SI), der mit einem seriellen Ausgangsanschluß (SO) des zweiten Registers (32) verbunden ist, und einem seriellen Ausgangsanschluß (SO), der mit dem SIO-Anschluß verbunden ist;
eine Paritätserzeugungsvorrichtung (34) zum Empfangen der Ausgänge der par­ allelen Detektionsanschlüsse des zweiten Registers (32), zum logischen Vergleichen der Daten und zum anschließenden Erzeugen eines Betriebs-Paritätsbits (DPB) und zum Anle­ gen desselben an einen parallelen Eingangsanschluß (PI) des ersten Registers (31); und
eine Vorrichtung zum Empfangen (35) eines Empfangs-Paritätsbits (RPB) von dem ersten Register (31) und des Betriebs-Paritätsbits (DPB) der Paritätserzeugungsvorrich­ tung (34) und zum Vergleichen ihrer logischen Zustände im Empfangsmodus und zur Aus­ gabe eines Paritäts-Entscheidungssignals (PBT), wenn die beiden Paritätsbits im logisch identischen Zustand sind;
wobei im Übertragungsmodus das zweite Register (32) in Abhängigkeit von einem Schreibsignal die Daten auf dem Datenbus parallel lädt, die Paritätserzeugungsvorrichtung (34) die von den parallelen Detektionsanschlüssen des zweiten Registers (32) ausgegebe­ nen Daten logisch bearbeitet und dann das Betriebs-Paritätsbit (DPB) erzeugt, das erste Register (31) das Betriebs-Paritätsbit lädt und die in die dritten, zweiten und ersten Regi­ ster geladenen Daten sequentiell in Abhängigkeit von einem Verschiebetakt (SCK) ver­ schoben werden; und im Empfangsmodus die dritten, zweiten und ersten Register sequen­ tiell die seriellen Daten in Abhängigkeit von dem Verschiebtakt verschieben und eingeben, das zweite Register die gespeicherten Daten in Abhängigkeit von einem Lesesignal (SRD) an die parallelen Detektionsanschlüsse ausgibt, die Paritätserzeugungsvorrichtung (34) die Empfangsdaten logisch bearbeitet, um das Betriebs-Paritätsbit zu erzeugen, das Betriebs- Paritätsbit mit dem Empfangs-Paritätsbit des ersten Registers vergleicht und dann das Pari­ tätsdetektionssignal ausgibt, wenn die beiden Paritätsbits denselben logischen Zustand besitzen.

2. Eingabe/Ausgabevorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Paritätserzeugungsvorrichtung ein erstes Gatter (51) für eine exklusive ODER-Verbindung des Erdpotentials und erster Detektionsdaten (CD0) zum Erzeugen von ersten Betriebs­ daten, zweite bis siebte Gatter (52-57) für eine exklusive ODER-Verbindung der Betriebs­ daten, die von den jeweils vorangehenden Gattern (51-56) ausgegeben werden, und der entsprechenden zweiten bis siebten Detektionsdaten (CD1-CD6) zum Erzeugen von zwei­ ten bis siebten Betriebsdaten; und ein achtes Gatter (58) für eine exklusive ODER-Verbin­ dung der siebten Betriebsdaten und von achten Detektionsdaten (CD7) umfaßt, um ein gerades Paritätsbit zu erzeugen.

3. Eingabe/Ausgabevorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Paritätserzeugungsvorrichtung ein erstes Gatter (51) für eine exklusive ODER-Verbindung der Versorgungsspannung und erster Detektionsdaten (CD1) zum Erzeugen von ersten Betriebsdaten; zweite bis siebte Gatter (52-52) für eine exklusive ODER-Verbindung der Betriebsdaten, die von den jeweils vorangehenden Gattern ausgegeben werden, und der entsprechenden zweiten bis siebten Detektionsdaten (CD1-CD6) zum Erzeugen von zwei­ ten bis siebten Betriebsdaten; und ein achtes Gatter (58) für eine exklusive ODER-Verbin­ dung der siebten Betriebsdaten und von achten Detektionsdaten (CD7) umfaßt, um ein ungerades Paritätsbit zu erzeugen.

4. Smartcard, die eine serielle Datenkommunikation mit einem Kartenlesegerät durchführt, dadurch gekennzeichnet, daß sie umfaßt:
eine Eingabe/Ausgabevorrichtung (11) mit einer Paritätsbearbeitungsvorrichtung (34, 35) und einem seriellen Eingabe/Ausgabeanschluß, der mit dem Kartenlesegerät ver­ bunden ist, um in einem Empfangsmodus serielle Daten, die von dem Kartenlesegerät emp­ fangen werden, in parallele Daten umzuwandeln, die Daten logisch zu bearbeiten, um ein Betriebs-Paritätsbit (DPB) zu erzeugen, das Betriebs-Paritätsbit mit einem Empfangs-Pari­ tätsbit (RPB) zu vergleichen und dann ein Paritäts-Detektionssignal (PBT) auszugeben, wenn die beiden Paritätsbits logisch identisch sind, und um in einem Übertragungsmodus die zu übertragenden, parallelen Daten logisch zu bearbeiten, das Betriebs-Paritätsbit (DPB) zu erzeugen und in den Übertragungsdatenblock einzufügen und die parallelen Daten in serielle Daten umzuwandeln und an das Kartenlesegerät auszugeben;
ein EEPROM mit einem ersten Bereich (13) zum Speichern von Programminforma­ tion und einem zweiten Bereich (14) zum Speichern von Dienstinformation; und
eine Steuerungsvorrichtung (12), die mit der Eingabe/Ausgabevorrichtung (11) verbunden ist, um parallele Dienstinformation in dem Übertragungsmodus zu übertragen,
die parallelen Daten von der Eingabe/Ausgabevorrichtung in Abhängigkeit von dem Paritäts-Detektionssignal (PBT) in dem Empfangsmodus zu empfangen und auf den ent­ sprechenden Bereich des EEPROMs entsprechend der Information des Kartenlesegeräts,
die über die Eingabe/Ausgabevorrichtung anliegt, zuzugreifen und somit die Informationen zu registrieren, zu löschen und zu modifizieren.

5. Smartcard nach Anspruch 4, dadurch gekennzeichnet, daß die Ein­ gabe/Ausgabevorrichtung (11) umfaßt:
ein erstes Register (31) mit einem seriellen Eingangsanschluß (SI), der mit einem SIO-Anschluß verbunden ist;
ein zweites Register (32) mit parallelen Detektionsanschlüssen (CD0-CD7), parallelen Eingabe/Ausgabe-Anschlüssen (PI0-PI7, PO0-PO7), die mit einem Datenbus ver­ bunden sind, und einem seriellen Eingangsanschluß (SI), der mit einem seriellen Ausgangs­ anschluß (SO) des ersten Registers (31) verbunden ist;
ein drittes Register (33) mit einem parallelen Eingangsanschluß (PI), der mit einem Erdanschluß (GRD) verbunden ist, einem seriellen Eingangsanschluß (SI), der mit einem seriellen Ausgangsanschluß (SO) des zweiten Registers (32) verbunden ist, und einem seriellen Ausgangsanschluß (SO), der mit dem SIO-Anschluß verbunden ist;
eine Paritätserzeugungsvorrichtung (34) zum Empfangen der Ausgänge der para­ llelen Detektionsanschlüsse des zweiten Registers (32), zum logischen Vergleichen der Daten und zum anschließenden Erzeugen eines Betriebs-Paritätsbits (DPB) und zum Anle­ gen desselben an einen parallelen Eingangsanschluß (PI) des ersten Registers (31); und
eine Vorrichtung zum Empfangen (35) eines Empfangs-Paritätsbits (RPB) von dem ersten Register (31) und des Betriebs-Paritätsbits (DPB) der Paritätserzeugungsvorrich­ tung (34) und zum Vergleichen ihrer logischen Zustände im Empfangsmodus und zur Aus­ gabe eines Paritäts-Entscheidungssignals (PBT), wenn die beiden Paritätsbits im logisch identischen Zustand sind;
wobei im Übertragungsmodus das zweite Register (32) in Abhängigkeit von einem Schreibsignal die Daten auf dem Datenbus parallel lädt, die Paritätserzeugungsvorrichtung (34) die von den parallelen Detektionsanschlüssen des zweiten Registers (32) ausgegebe­ nen Daten logisch bearbeitet und dann das Betriebs-Paritätsbit (DPB) erzeugt, das erste Register (31) das Betriebs-Paritätsbit lädt und die in die dritten, zweiten und ersten Regi­ ster geladenen Daten sequentiell in Abhängigkeit von einem Verschiebetakt (SCK) ver­ schoben werden; und im Empfangsmodus die dritten, zweiten und ersten Register sequen­ tiell die seriellen Daten in Abhängigkeit von dem Verschiebtakt verschieben und eingeben, das zweite Register die gespeicherten Daten in Abhängigkeit von einem Lesesignal (SRD) an die parallelen Detektionsanschlüsse ausgibt, die Paritätserzeugungsvorrichtung (34) die Empfangsdaten logisch bearbeitet, um das Betriebs-Paritätsbit zu erzeugen, das Betriebs- Paritätsbit mit dem Empfangs-Paritätsbit des ersten Registers vergleicht und dann das Pari­ tätsdetektionssignal ausgibt, wenn die beiden Paritätsbits denselben logischen Zustand besitzen.

6. Smartcard, die eine serielle Datenkommunikation mit einem Kartenlesegerät durchführt, dadurch gekennzeichnet, daß sie umfaßt:
eine Eingabe/Ausgabevorrichtung (11) mit einer Paritätsbearbeitungsvorrichtung (34, 35) und einem seriellen Eingabe/Ausgabeanschluß, der mit dem Kartenlesegerät ver­ bunden ist um in einem Empfangsmodus von dem Kartenlesegerät empfangene serielle Daten in parallele Daten umzuwandeln, die Daten logisch zu bearbeiten, um ein Betriebs- Paritätsbit (DPB) zu erzeugen, das Betriebs-Paritätsbit mit einem Empfangs-Paritätsbit (RPB) zu vergleichen und ein Paritätsdetektionssignal (PBT) auszugeben, wenn sich die beiden Paritätsbits im logisch identischen Zustand befinden; und um in einem Über­ tragungsmodus die zu übertragenden parallelen Daten logisch zu bearbeiten, das Betriebs- Paritätsbit (DPB) zu erzeugen und in einen Übertragungsdatenblock einzusetzen und die parallelen Daten in serielle Daten umzuwandeln und an das Kartenlesegerät auszugeben;
ein maskenprogrammiertes ROM (13) zum Speichern von Steuerungsprogramm­ information der Smartcard;
ein EEPROM (14) zum Speichern von Dienstinformation des Kartenhalters; und
eine Steuerungsvorrichtung (12), die mit der I/O-Vorrichtung (11) verbunden ist, um parallele Dienstinformation in dem Übertragungsmodus zu übertragen, die parallelen Daten von der Eingabe/Ausgabevorrichtung in Abhängigkeit von dem Paritätsdetektions­ signal (PBT) in dem Empfangsmodus zu empfangen und entsprechend der Information des Kartenlesegeräts, die über die Eingabe/Ausgabevorrichtung (11) angelegt wird, auf einen entsprechenden Bereich des EEPROMs (14) zuzugreifen, wodurch die Information regi­ striert, gelöscht und modifiziert wird.

7. Smartcard nach Anspruch 6, dadurch gekennzeichnet, daß die Ein­ gabe/Ausgabevorrichtung (11) umfaßt:
ein erstes Register (31) mit einem seriellen Eingangsanschluß (SI), der mit einem SIO-Anschluß verbunden ist;
ein zweites Register (32) mit parallelen Detektionsanschlüssen (CD0-CD7), para­ llelen Eingabe/Ausgabe-Anschlüssen (PI0-PI7, PO0-PO7), die mit einem Datenbus ver­ bunden sind, und einem seriellen Eingangsanschluß (SI), der mit einem seriellen Ausgangs­ anschluß (SO) des ersten Registers (31) verbunden ist;
ein drittes Register (33) mit einem parallelen Eingangsanschluß (PI), der mit einem Erdanschluß (GRD) verbunden ist, einem seriellen Eingangsanschluß (SI), der mit einem seriellen Ausgangsanschluß (SO) des zweiten Registers (32) verbunden ist, und einem seriellen Ausgangsanschluß (SO), der mit dem SIO-Anschluß verbunden ist;
eine Paritätserzeugungsvorrichtung (34) zum Empfangen der Ausgänge der par­ allelen Detektionsanschlüsse des zweiten Registers (32), zum logischen Vergleichen der Daten und zum anschließenden Erzeugen eines Betriebs-Paritätsbits (DPB) und zum Anle­ gen desselben an einen parallelen Eingangsanschluß (PI) des ersten Registers (31); und
eine Vorrichtung zum Empfangen (35) eines Empfangs-Paritätsbits (RPB) von dem ersten Register (31) und des Betriebs-Paritätsbits (DPB) der Paritätserzeugungsvorrich­ tung (34) und zum Vergleichen ihrer logischen Zustände im Empfangsmodus und zur Aus­ gabe eines Paritäts-Entscheidungssignals (PBT), wenn die beiden Paritätsbits im logisch identischen Zustand sind;
wobei im Übertragungsmodus das zweite Register (32) in Abhängigkeit von einem Schreibsignal die Daten auf dem Datenbus parallel lädt, die Paritätserzeugungsvorrichtung (34) die von den parallelen Detektionsanschlüssen des zweiten Registers (32) ausgegebe­ nen Daten logisch bearbeitet und dann das Betriebs-Paritätsbit (DPB) erzeugt, das erste Register (31) das Betriebs-Paritätsbit lädt und die in die dritten, zweiten und ersten Regi­ ster geladenen Daten sequentiell in Abhängigkeit von einem Verschiebetakt (SCK) ver­ schoben werden; und im Empfangsmodus die dritten, zweiten und ersten Register sequen­ tiell die seriellen Daten in Abhängigkeit von dem Verschiebtakt verschieben und eingeben, das zweite Register die gespeicherten Daten in Abhängigkeit von einem Lesesignal (SRD) an die parallelen Detektionsanschlüsse ausgibt, die Paritätserzeugungsvorrichtung (34) die Empfangsdaten logisch bearbeitet, um das Betriebs-Paritätsbit zu erzeugen, das Betriebs- Paritätsbit mit dem Empfangs-Paritätsbit des ersten Registers vergleicht und dann das Pari­ tätsdetektionssignal ausgibt, wenn die beiden Paritätsbits denselben logischen Zustand besitzen.

8. Datenkommunikationsverfahren für eine Smartcard mit einer Ein­ gabe/Ausgabevorrichtung (11), das aus einem Paritätsregister (31), einem Datenregister (32), einem Startregister (33) und einem Paritätsgenerator (34, 35) besteht, wobei das Verfahren folgende Schritte umfaßt:
in einem Übertragungsmodus das Laden von parallelen Daten auf einen Datenbus über das Datenregister in Abhängigkeit von einem Schreibsignal (SWR), das logische Be­ arbeiten der parallelen Daten, die von dem Datenregister angelegt werden und das Erzeu­ gen eines Betriebs-Paritätsbits (DPB) durch den Paritätsgenerator (34), das Laden des Betriebs-Paritätsbits durch das Paritätsregister (31) und das Beibehalten der Freigabe des Schreibsignals, bis das Paritätsbit erzeugt ist;
danach das sequentielle Verschieben der in dem Startregister (33), dem Daten­ register (32) und dem Paritätsregister (31) gespeicherten Daten in Abhängigkeit von einem Verschiebetakt (SCK) und das anschließende Ausgeben der seriellen Daten an das Karten­ lesegerät;
in einem Empfangsmodus das Verschieben und Eingeben der seriellen Daten, die von dem Kartenlesegerät angelegt werden, in Abhängigkeit von dem Verschiebetakt (SCK) und dann das sequentielle Speichern der seriellen Daten in dem Startregister (33), dem Datenregister (32) und dem Paritätsregister (31); und
danach die logische Bearbeitung der von dem Datenregister (32) angelegten para­ llelen Daten und das Erzeugen des Betriebs-Paritätsbits (DPB) durch den Paritätsgenera­ tor (34) in Abhängigkeit von einem Lesesignal (SRD), das Vergleichen des logischen Zu­ stands des Empfangs-Paritätsbits (RPB) des Paritätsregisters (31) mit demjenigen des Betriebs-Paritätsbits (DPB) und, wenn die beiden Paritätsbits denselben logischen Zustand besitzen, das Erzeugen eines Paritätsdetektionssignals (PBT), wodurch die in dem Daten­ register gespeicherten Daten zu dem Datenbus ausgegeben werden.