FR2661269A1 - Cartes a circuits integres. - Google Patents
Cartes a circuits integres. Download PDFInfo
- Publication number
- FR2661269A1 FR2661269A1 FR9010726A FR9010726A FR2661269A1 FR 2661269 A1 FR2661269 A1 FR 2661269A1 FR 9010726 A FR9010726 A FR 9010726A FR 9010726 A FR9010726 A FR 9010726A FR 2661269 A1 FR2661269 A1 FR 2661269A1
- Authority
- FR
- France
- Prior art keywords
- circuit
- cpu
- output
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
Abstract
La présente invention concerne une carte à circuits intégrés. La carte est caractérisée en ce qu'elle comprend notamment une unité centrale de traitement de données (11), une horloge de contrôle (18) et un circuit de discrimination (16) effectuant une discrimination pour savoir lequel du signal de rétablissement externe (S4 ) ou du signal de rétablissement interne (S5 ) est reçu, maintenant le résultat de la discrimination et rétablissant la CPU (11). La présente invention trouve application dans le domaine de l'informatique.
Description
La présente invention concerne une carte à circuits intégrés et, en
particulier, une carte à circuits
intégrés ayant une horloge ou base de temps de contrôle.
La structure d'une carte à circuits intégrés conventionnelle est représentée à la figure 4 Un circuit 2 de production d'un signal d'arrêt est relié à une unité centrale de traitement CPU 1 Un circuit de réception de rétablissement ou de remise à zéro 3 et une horloge de contrôle 4 sont reliés au circuit 3 De plus, cette carte à circuits intégrés comporte un circuit de réception de données et un circuit de transmission de données (non représentés) reliés à la CPU 1 pour respectivement recevoir et transmettre des données entre cette carte et
un dispositif terminal (non représenté).
En fonctionnement, après que les données du dispositif terminal sont reçues dans le circuit de réception de données, elles sont amenées à la CPU 1 o un processus prescrit est accompli Subséquemment, les données de transmission sont transmises au dispositif terminal du circuit de transmission de données comme exigé. On suppose maintenant qu'une certaine panne ou défaillance se produise dans un système de carte à circuits intégrés qui comprend le dispositif terminal et la carte à circuits intégrés et qu'un signal de rétablissement externe est produit du dispositif terminal afin d'arrêter la CPU 1 Lorsque ce signal de rétablissement externe est reçu par le circuit de réception de rétablissement 3 de la carte à circuits intégrés, un signal de rétablissement 51 est délivré au circuit de production du signal d'arrêt 2 du circuit de réception de rétablissement 3 Le circuit de production du signal d'arrêt 2 produit alors un signal d'arrêt 53 à la
CPU 1, amenant la CPU 1 à être rétablie.
L'horloge de contrôle 4 reliée au circuit de production du signal d'arrêt 2 mesure le temps jusqu'à la réponse suivante après la réception d'une réponse de transmission de données ou analogue du dispositif terminal Cette horloge de contrôle 4 déborde lorsqu'il n'y a aucune réponse suivante du dispositif terminal même si un temps préétabli s'est écoulé, elle produit ensuite un signal de rétablissement 52 au circuit de production du signal d'arrêt 2 pour arrêter la CPU 1 Le circuit de production du signal d'arrêt 2 qui a reçu le signal de rétablissement 52 de l'horloge de contrôle 4 produit le signal d'arrêt 53 à la CPU 1 de la même manière que lorsqu'il reçoit le signal de rétablissement 51 du circuit de réception de rétablissement 3 Par conséquent, la CPU
1 entre ou introduit l'état arrêté.
Puisque le circuit de production du signal d'arrêt 2 produit un signal d'arrêt S 3 identique à chaque fois qu'il reçoit le signal de rétablissement 51 du circuit de réception de rétablissement 3 et qu'il reçoit le signal de rétablissement 52 de l'horloge de contrôle 4, on ne peut pas déterminer lequel signal de rétablissement a amené la
CPU 1 à être rétablie.
C'est-à-dire, il est difficile dans la carte à circuits intégrés conventionnelle d'analyser si, lorsqu'une défaillance se produit et que la CPU 1 est rétablie, ce rétablissement est provoqué par la réception d'un signal de rétablissement externe du dispositif terminal, ou par le fonctionnement de l'horloge de contrôle 4, ou si du bruit est mélangé et un signal de rétablissement est reçu de façon erronée dans le circuit de réception de rétablissement 3 En conséquence, il existe un problème en ce que le travail pour revenir à un
état normal prend beaucoup de temps et d'effort.
La présente invention apporte une solution aux problèmes susmentionnés De ce fait, un but de la présente invention est de réaliser une carte à circuits intégrés dans laquelle la cause d'une défaillance peut facilement être analysée lorsqu'une CPU est rétablie à cause de la défaillance. La carte à circuits intégrés de la présente invention comprend une CPU de traitement de données, un circuit de réception de données pour recevoir des données de l'extérieur et les transmettre à la CPU, un circuit de transmission de données pour transmettre les données de la CPU à l'extérieur, un moyen de réception d'un signal de rétablissement recevant un signal de rétablissement externe de l'extérieur, une horloge de contrôle produisant un signal de rétablissement interne lorsqu'il n'y a aucune réponse suivante même si un temps prescrit s'est écoulé après que le circuit de réception de données ait reçu une réponse de l'extérieur, et un circuit de discrimination pour déterminer lequel signal est reçu lorsque soit un signal de rétablissement externe du moyen de réception du signal de rétablissement, soit un signal de rétablissement interne de l'horloge de contrôle est reçu, maintenir le
résultat de la discrimination et rétablir la CPU.
Selon la présente invention, lorsque le circuit de discrimination reçoit un signal de rétablissement externe du moyen de réception de rétablissement ou un signal de rétablissement interne de l'horloge de contrôle, il discrimine le signal dont il s'agit, maintient le résultat
de discrimination et rétablit la CPU.
L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci
apparaîtront plus clairement au cours de la description
explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention, et dans lesquels: la figure 1 est un schéma blocs illustrant une carte à circuits intégrés selon un mode de réalisation de la présente invention; la figure 2 est un schéma électronique illustrant la structure interne d'un circuit de discrimination du mode de réalisation ci-dessus la figure 3 est un schéma blocs illustrant un autre mode de réalisation; et la figure 4 est un schéma blocs illustrant une
carte à circuits intégrés conventionnelle.
Des modes de réalisation de la présente invention
vont être expliqués ci-dessous en référence aux figures.
En figure 1, la carte à circuits intégrés comporte une unité centrale de traitement ou CPU 11, à laquelle un circuit de réception de données 12 et un circuit de transmission de données 13 pour respectivement recevoir et transmettre des données entre cette carte et un dispositif terminal (non représentés) sont reliés Une mémoire 15 est reliée à la CPU 11 par l'intermédiaire d'un bus de données 14 et un circuit de discrimination 16 est relié à la CPU 11 et au bus de données 14 De plus, un circuit de réception dtun signal de rétablissement 17 et une horloge de contrôle 18 sont reliés au circuit de discrimination 16. Le circuit de réception 17 doit recevoir un signal de rétablissement externe 54 du dispositif terminal et le délivre au circuit de discrimination 16 L'horloge de contrôle 18 mesure le temps jusqu'à la réponse suivante après la réception d'une réponse de transmission de données ou analogue du dispositif terminal et produit un signal de rétablissement interne 55 au circuit de discrimination 16 lorsqu'il n'y a aucune réponse suivante du dispositif terminal même si un temps prescrit s'est écoulé Lorsque le circuit de discrimination 16 reçoit un signal de rétablissement externe 54 du circuit de réception 17 ou un signal de rétablissement interne 55 de l'horloge de contrôle 18, il délivre un signal d'arrêt 56 à la CPU 11 et effectue une discrimination pour savoir lequel du signal de rétablissement externe 54 ou du signal de rétablissement interne 55 il s'agit. La figure 2 représente la structure interne du circuit de discrimination 16 Le circuit de discrimination 16 comprend des circuits NON-OU 21 à 23 et un circuit inverseur 24 Le premier circuit NON-OU 21 reçoit un signal de rétablissement externe 54 du circuit de réception 17 et un signal de sortie du second circuit NON-OU 22 Le second circuit NON- OU 22 reçoit un signal de rétablissement interne 55 de l'horloge de contrôle 18 et le signal de sortie du premier circuit NON-OU 21 Le troisième circuit NON-OU 23 reçoit un signal de rétablissement externe 54 et un signal de rétablissement interne 55 Le circuit inverseur 24 est relié à la borne de sortie du second circuit NON-OU 22 et la borne de sortie du circuit inverseur 24 est reliée à une ligne de bit 11011 du bus de données 14 Lorsqu'un signal de lecture 58 du circuit de discrimination est appliqué au circuit inverseur 24, le niveau de la sortie du second circuit NON-OU 22 est inversé et est ensuite produit au bus de données 14 comme signal de discrimination S 7 Le signal de sortie du troisième circuit NON-OU 23 est délivré à la CPU
11 comme signal d'arrêt S,.
La carte à circuits intégrés de la figure 1 transmet des données au dispositif terminal et reçoit des
données de celui-ci en utilisant des ondes électro-
magnétiques Le circuit de réception de données 12, le circuit de transmission de données 13 et le circuit de réception du signal de rétablissement 17 ont chacun un circuit d'antenne Egalement, ces circuits 12, 13 et 17
peuvent avoir autrement un circuit d'antenne commun.
Le fonctionnement du mode de réalisation va être maintenant expliqué Tout d'abord, lorsque des données sont transmises du dispositif terminal non illustré, ces données sont reçues dans le circuit de réception de données 12, sont ensuite délivrées à la CPU 11 o un traitement prescrit est accompli Ensuite, des données qui ont été traitées par la CPU 11 sont mémorisées dans la mémoire 15 par l'intermédiaire du bus de données 14 comme exigé ou transmises au dispositif terminal à partir du
circuit de transmission de données 13.
On suppose maintenant qu'un signal de rétablissement externe est délivré par le dispositif terminal Lorsque ce signal de rétablissement externe est reçu par le circuit de réception 17 de la carte à circuits intégrés, un signal de rétablissement 54 de niveau haut "H" est délivré au circuit de discrimination 16 à partir du circuit de réception 17 Ensuite, puisque la sortie du premier circuit NON-OU 21 est au niveau bas "L" en figure 2, la sortie du second circuit NON-OU 22 passe à un niveau haut "H" et est appliquée au circuit inverseur 24 Par ailleurs, la sortie du troisième circuit NON-OU 23 est amenée au niveau "'L" et appliquée à la CPU 11 comme signal
d'arrêt 56, amenant la CPU 11 à être rétablie.
Ensuite, afin de reconnaître le résultat de la discrimination, la CPU 11 est de nouveau activée pour spécifier une adresse spécifique et pour délivrer un signal de lecture 58 du circuit de discrimination au
circuit inverseur 24 du circuit de discrimination 16.
Ensuite, la sortie du second circuit NON-OU 22 est inversée au niveau "L" et est délivrée sur la ligne de bit"O" du bus de données 14 De ce fait, en lisant le niveau de la ligne de bit "O" de ces données d'adresse spécifique, on peut reconnaître, puisqu'il est au niveau "L", que le rétablissement est provoqué par le signal de
rétablissement externe 54.
Par ailleurs, lorsque l'horloge de contrôle 18 déborde parce qu'il n'y a aucune réponse suivante du dispositif terminal même si un temps prescrit s'est écoulé après la réception d'une réponse de transmission de données ou analogues du dispositif terminal, l'horloge de contrôle 18 produit le signal de rétablissement interne de niveau "H" au circuit de discrimination 16 afin d'arrêter la CPU 11 Ensuite, la sortie du second circuit NON-OU 22 passe au niveau "'L" et est appliquée au circuit inverseur 24 Par ailleurs, la sortie du troisième circuit NON-OU 23 passe à un niveau "L" de la même manière que lorsque le signal de rétablissement susmentionné 54 de niveau "H" est produit et est appliqué à la CPU 11 comme
signal d'arrêt 56, qui amène la CPU 11 à être rétablie.
Ensuite, la CPU 11 est activée de nouveau pour reconnaitre le résultat de la discrimination et l'adresse spécifique susmentionnée est spécifiée et le signal de lecture du circuit de discrimination 58 est délivré au circuit inverseur 24 du circuit de discrimination 16 à partir de la CPU 11 Ensuite, la sortie du second circuit NON-OU 22 est inversée au niveau "H" et est appliquée à la ligne de bit "O" du bus de données 14 comme signal de discrimination 57 Ainsi, en lisant le niveau de la ligne de bit "O" de ces données d'arrêt spécifiques, on peut reconnaître que le rétablissement est provoqué par le signal de rétablissement interne 55 puisque le niveau de
la ligne de bit "O" est à 'H".
Comme mentionné ci-dessus, dans ce mode de réalisation, lorsque le circuit de discrimination 16 reçoit soit le signal de rétablissement externe 54, soit le signal de rétablissement interne 55 Y il effectue une discrimination pour savoir'lequel signal il a reçu et maintient le résultat de la discrimination comme niveau du signal de sortie du second circuit NON-OU 22 De plus, le résultat de la discrimination peut être lu via le circuit inverseur 24 en utilisant le signal de lecture du circuit de discrimination 58 C'est-à-dire, dans le cas o une défaillance se produit et la CPU 11 est rétablie, on peut facilement déterminer si ce rétablissement est provoqué par la réception d'un signal de rétablissement externe du dispositif terminal ou par le fonctionnement de l'horloge de contrôle 18 De ce fait, le travail pour retirer la cause d'une défaillance et retourner à un état normal est
facile et rapide.
La carte à circuits intégrés de la figure 1 est une carte du type sans contact utilisant des ondes électromagnétiques Elle peut être une carte du type à contacts utilisant un connecteur 31, comme cela est représenté en figure 3 La CPU 11 est reliée au connecteur 31 par l'intermédiaire d'un circuit d'entrée de données 32 et un circuit de sortie de données 33 Le circuit d'entrée de données 32 et le circuit de sortie de données 33 correspondent respectivement au circuit de réception de données 12 et au circuit de transmission de données 13 de la figure 1 Puisque cette carte du type à contacts introduit des données à partir d'un dispositif terminal et délivre des données au dispositif terminal (non représenté) par l'intermédiaire du connecteur 31, un circuit d'antenne n'est pas exigé et de ce fait les circuits 32 et 33 n'ont aucun circuit d'antenne Le connecteur 31 comporte une borne d'entrée de signal de rétablissement externe 3 la reliée au circuit de discrimination 16 La carte à circuits intégrés du type à contacts conçue comme décrit ci-dessus a des avantages similaires à la carte à circuits intégrés du type sans contact de la figure 1 Dans ce cas, un signal de rétablissement externe 54 est directement fourni au circuit de discrimination 16 à partir du dispositif terminal par l'intermédiaire de la borne d'entrée 3 la du
connecteur 31.
Claims (6)
1 Carte à circuits intégrés, caractérisée en ce qu'elle comprend: une unité centrale de traitement ou CPU ( 11) traitant des données; un circuit de réception de données ( 12) recevant des données de l'extérieur et les fournissant à la CPU
( 11);
un circuit de transmission de données ( 13) transmettant des données de la CPU ( 11) à l'extérieur un moyen de réception d'un signal de rétablissement ( 17) recevant un signal de rétablissement externe de l'extérieur; une horloge de contrôle ( 18) produisant un signal de rétablissement interne lorsqu'il n'y a aucune réponse suivante, même si un temps prescrit s'est écoulé après que le circuit de réception de données ( 12) ait reçu une réponse de l'extérieur; un circuit de discrimination ( 16) effectuant une discrimination pour savoir lequel signal est reçu lorsque l'un ou l'autre du signal de rétablissement externe du moyen de réception ( 17) et du signal de rétablissement interne de l'horloge de contrôle ( 18) est reçu, maintenir
le résultat de la discrimination et rétablir la CPU ( 11).
2 Carte à circuits intégrés selon la revendication 1, caractérisée de plus en ce qu'elle comprend: une mémoire ( 15) stockant des données; et un bus de données ( 14) pour relier la CPU à la
mémoire ( 15).
3 Carte à circuits intégrés selon la revendication 2, caractérisée en ce que le circuit de discrimination ( 16) précité produit le résultat de la
discrimination précité au bus de données ( 14).
4 Carte à circuits intégrés selon la revendication 3, caractérisée en ce que le circuit de discrimination ( 16) comprend un premier circuit NON-OU ( 21), un second circuit NON-OU ( 22) qui reçoit la sortie de l'horloge de contrôle ( 18) de la sortie du premier circuit NON-OU ( 21), un troisième circuit NON-OU ( 23) qui reçoit la sortie de l'horloge de contrôle ( 18) et la sortie du moyen de réception ( 17) précité, et un circuit inverseur ( 24) qui reçoit la sortie du second circuit NON-OU ( 22), le premier circuit NON-OU ( 21) acceptant la sortie du moyen de réception ( 17) et la sortie du second circuit NON-OU ( 22), la sortie du troisième circuit NON-OU ( 23) étant reliée à la CPU ( 11) et la sortie du circuit
inverseur ( 24) étant reliée au bus de données ( 14).
5 Carte à circuits intégrés selon la revendication 1, caractérisée en ce que le moyen de réception ( 17) est un circuit de réception recevant un signal de rétablissement externe transmis de l'extérieur
sous forme d'une onde électromagnétique.
6 Carte à circuits intégrés selon la revendication i, caractérisée en ce qu'elle comprend de plus un connecteur ( 31) pour obtenir un contact électrique avec l'extérieur, le moyen de réception ( 17) précité comprend une borne du connecteur ( 31) pour recevoir le
signal de rétablissement externe précité.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102989A JP2527251B2 (ja) | 1990-04-20 | 1990-04-20 | Ｉｃカ―ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2661269A1 true FR2661269A1 (fr) | 1991-10-25 |
| FR2661269B1 FR2661269B1 (fr) | 1995-01-06 |
Family
ID=14342114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9010726A Expired - Fee Related FR2661269B1 (fr) | 1990-04-20 | 1990-08-28 | Cartes a circuits integres. |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2527251B2 (fr) |
| FR (1) | FR2661269B1 (fr) |
| GB (1) | GB2243468B (fr) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2275803B (en) * | 1990-09-19 | 1994-11-30 | Mitsubishi Electric Corp | Non-contact IC card and method of using the same |
| JP2549192B2 (ja) * | 1990-09-19 | 1996-10-30 | 三菱電機株式会社 | 非接触ｉｃカード及びその使用方法 |
| JPH0528330A (ja) * | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 非接触型可搬担体及びその初期化方法 |
| DE4409286C1 (de) * | 1994-03-18 | 1995-08-10 | Audi Ag | Verfahren zum Erkennen der Ursache eines Reset-Vorgangs eines durch einen Mikroprozessor gesteuerten Systems sowie Schaltung zum Durchführen des Verfahrens |
| JP3461308B2 (ja) | 1999-07-30 | 2003-10-27 | Ｎｅｃマイクロシステム株式会社 | データ処理装置、その動作制御方法 |
| US8756408B2 (en) * | 2011-02-15 | 2014-06-17 | Continental Automotive Systems, Inc | Hardware reset reason |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0237883A1 (fr) * | 1986-03-12 | 1987-09-23 | Casio Computer Company Limited | Un système de cartes et de terminaux |
| EP0335494A2 (fr) * | 1988-03-29 | 1989-10-04 | Advanced Micro Devices, Inc. | Dispositif de surveillance de temps |
| EP0336432A1 (fr) * | 1988-04-08 | 1989-10-11 | Toppan Printing Co., Ltd. | Système de carte d'information à communication sans contact |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57182231A (en) * | 1981-05-01 | 1982-11-10 | Yokogawa Hokushin Electric Corp | Microcomputer resetting circuit |
| JPS59211143A (ja) * | 1983-05-17 | 1984-11-29 | Nissan Motor Co Ltd | マイクロコンピユ−タを用いた車両用制御回路 |
| US4586179A (en) * | 1983-12-09 | 1986-04-29 | Zenith Electronics Corporation | Microprocessor reset with power level detection and watchdog timer |
| JPH0661682B2 (ja) * | 1986-11-28 | 1994-08-17 | いすゞ自動車株式会社 | シエ−ビングカツタ研削盤 |
-
1990
- 1990-04-20 JP JP2102989A patent/JP2527251B2/ja not_active Expired - Fee Related
- 1990-08-21 GB GB9018318A patent/GB2243468B/en not_active Expired - Fee Related
- 1990-08-28 FR FR9010726A patent/FR2661269B1/fr not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0237883A1 (fr) * | 1986-03-12 | 1987-09-23 | Casio Computer Company Limited | Un système de cartes et de terminaux |
| EP0335494A2 (fr) * | 1988-03-29 | 1989-10-04 | Advanced Micro Devices, Inc. | Dispositif de surveillance de temps |
| EP0336432A1 (fr) * | 1988-04-08 | 1989-10-11 | Toppan Printing Co., Ltd. | Système de carte d'information à communication sans contact |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2661269B1 (fr) | 1995-01-06 |
| JP2527251B2 (ja) | 1996-08-21 |
| GB9018318D0 (en) | 1990-10-03 |
| GB2243468B (en) | 1994-01-19 |
| GB2243468A (en) | 1991-10-30 |
| JPH043282A (ja) | 1992-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5247163A (en) | IC card having a monitor timer and a reset signal discrimination circuit | |
| EP0670556B1 (fr) | Dispositif portable pour mise en liaison fonctionnelle d'une carte à puce avec une unité centrale | |
| WO2001009813A1 (fr) | Lecteur de carte a puce comprenant un systeme d'economie d'energie | |
| FR2596549A1 (fr) | Appareil de lecture et d'ecriture de donnees pour support d'enregistrement portatif | |
| FR2783336A1 (fr) | Procede de transmission de donnees et carte pour une telle transmission | |
| EP0819283B1 (fr) | Systeme de collecte d'informations pour lecteurs de cartes | |
| EP1072024A1 (fr) | Procede de commutation d'applications sur une carte a puce multi-applicative | |
| FR2659764A1 (fr) | Micro-ordinateur et carte a circuits integres sans contact utilisant un tel micro-ordinateur. | |
| FR2715783A1 (fr) | Outil informatique de communication directe entre particuliers et dispositif d'exploitation. | |
| EP0926619A1 (fr) | Interface de communication avec une carte à puce et dispositif équipé d'une telle interface | |
| FR2661269A1 (fr) | Cartes a circuits integres. | |
| EP0698851B1 (fr) | Système lecteur de carte à mémoire ou à puce | |
| FR2754120A1 (fr) | Appareil et procede de commutation d'horloge | |
| EP1227329B1 (fr) | Circuit de détection de mauvaise connexion d'alimentation | |
| FR2610430A1 (fr) | Carte a circuit integre du type a lecture sans contact avec fonction de pre-amelioration | |
| EP3699618A1 (fr) | Procédé et dispositif de détection sur carte de défauts éventuels dans un système fixé sur ladite carte | |
| FR2571870A1 (fr) | Dispositif de sauvegarde de memoire de microprocesseur. | |
| EP1503559A1 (fr) | Procédé de détection automatique de protocole de transmission pour objet portable de type carte à puce ou clé à puce | |
| EP1873537B1 (fr) | Détection de type de détecteur de pics parasites dans l'alimentation d'un circuit intégré | |
| EP1445621B1 (fr) | Test en parallèle de circuits intégrés | |
| EP0700194A1 (fr) | Dispositif téléphonique pour l'utilisation d'une pluralité de cartes à mémoire | |
| FR2860891A1 (fr) | Carte a circuit integre apte a transmettre automatiquement une information d'octet nul sans intervention de l'unite centrale | |
| EP1005686B1 (fr) | Procede de detection de fraude des cartes a memoire electronique utilisees en telephonie | |
| EP1051689B1 (fr) | Carte a microprocesseur comportant un circuit de communication cable | |
| EP2203862A2 (fr) | Echange de donnees entre un terminal de paiement electronique et un outil de maintenance par une liaison usb |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20060428 |