JPH043282A - Ｉｃカード - Google Patents
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- JPH043282A JPH043282A JP2102989A JP10298990A JPH043282A JP H043282 A JPH043282 A JP H043282A JP 2102989 A JP2102989 A JP 2102989A JP 10298990 A JP10298990 A JP 10298990A JP H043282 A JPH043282 A JP H043282A
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- 238000012544 monitoring process Methods 0.000 claims abstract description 26
- 230000005540 biological transmission Effects 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＩＣカードに係り、特に監視タイマを備え
たＩＣカードに関する。
たＩＣカードに関する。
従来のＩＣカードの構造を第４図に示す。ＣＰＵ（１）
にストップ信号出力回路（２）が接続され、このストッ
プ信号出力回路（２）にリセット受信回路（３）及び監
視タイマ（４）が接続されている。さらに、ＩＣカード
にはＣＰ Ｕ （１＞に接続され且つそれぞれ端末機（
図示せず）との間でデータを受信及び送信するためのデ
ータ受信回路及びデータ送信回路（図示せず）が配置さ
れている。
にストップ信号出力回路（２）が接続され、このストッ
プ信号出力回路（２）にリセット受信回路（３）及び監
視タイマ（４）が接続されている。さらに、ＩＣカード
にはＣＰ Ｕ （１＞に接続され且つそれぞれ端末機（
図示せず）との間でデータを受信及び送信するためのデ
ータ受信回路及びデータ送信回路（図示せず）が配置さ
れている。
動作時には、端末機からのデータがデータ受信回路で受
信された後、ｃ ｐ Ｕ （１）へ入力されてここで所
定の処理がなされる。その後、必要に応じてデータ送信
回路から送信データが端末機へ送信される。
信された後、ｃ ｐ Ｕ （１）へ入力されてここで所
定の処理がなされる。その後、必要に応じてデータ送信
回路から送信データが端末機へ送信される。
いま、端末機及びＩＣカードを含むＩＣカードシステム
に何等かのトラブルが発生し、ＣＰ Ｕ （１）の動作
を停止させるために端末機から外部リセット信号が発せ
られたものとする。この外部リセット信号がＩＣカード
のリセット受信回路＜３）により受信されると、リセッ
ト受信回路（３）からストップ信号出力回路（２）ヘリ
セット信号Ｓ、が出力される。ストップ信号出力口ｉ’
ｌ！！ （２）は、リセット信号Ｓ１を入力すると、ス
トップ信号Ｓ、をＣＰ Ｕ （１）に出力し、これによ
りＣＰ Ｕ （１）にリセットがかかる。
に何等かのトラブルが発生し、ＣＰ Ｕ （１）の動作
を停止させるために端末機から外部リセット信号が発せ
られたものとする。この外部リセット信号がＩＣカード
のリセット受信回路＜３）により受信されると、リセッ
ト受信回路（３）からストップ信号出力回路（２）ヘリ
セット信号Ｓ、が出力される。ストップ信号出力口ｉ’
ｌ！！ （２）は、リセット信号Ｓ１を入力すると、ス
トップ信号Ｓ、をＣＰ Ｕ （１）に出力し、これによ
りＣＰ Ｕ （１）にリセットがかかる。
一方、ストップ信号出力回路（２）に接続された監視タ
イマ（４）は、端末機からデータ送信等の一つの応答が
あった後、次の応答までの時間を計数するものである。
イマ（４）は、端末機からデータ送信等の一つの応答が
あった後、次の応答までの時間を計数するものである。
この監視タイマ（４）は、一定時間を経過しても端末機
から次の応答がないためにオーバーフローすると、ｃ
ｐ Ｕ（１）を停止すべくリセット信号Ｓ２をストップ
信号出力回路（２）へ出力する。監視タイマ（４）から
リセット信号Ｓ２を入力したストップ信号出力回路（２
〉は、リセット受信回路（３）からリセット信号Ｓ１を
入力したときと同様にしてＣＰ Ｕ （１）にストップ
信号Ｓ、を出力する。これにより、ＣＰ Ｕ （１）は
停止状態となる。
から次の応答がないためにオーバーフローすると、ｃ
ｐ Ｕ（１）を停止すべくリセット信号Ｓ２をストップ
信号出力回路（２）へ出力する。監視タイマ（４）から
リセット信号Ｓ２を入力したストップ信号出力回路（２
〉は、リセット受信回路（３）からリセット信号Ｓ１を
入力したときと同様にしてＣＰ Ｕ （１）にストップ
信号Ｓ、を出力する。これにより、ＣＰ Ｕ （１）は
停止状態となる。
このように、ストップ信号出力回路（２）はリセット受
信回路＜３）からのリセット信号Ｓ１を入力しても、監
視タイマ＜４）からのリセット信号Ｓ２を入力しても、
全く同様にＣＰ ｔ、＋ （１）にストップ信号Ｓ。
信回路＜３）からのリセット信号Ｓ１を入力しても、監
視タイマ＜４）からのリセット信号Ｓ２を入力しても、
全く同様にＣＰ ｔ、＋ （１）にストップ信号Ｓ。
を出力するため、どちらのリセ・γト信号によりＣＰ
Ｕ （１）にリセットがかかったのかを判別することが
できなかった。
Ｕ （１）にリセットがかかったのかを判別することが
できなかった。
すなわち、従来のＩＣカードでは、トラブルが発生して
ＣＰ Ｕ （１）にリセットがかかった場合に、このリ
セットが、端末機からの外部リセット信号を受信したこ
とによるのか、監視タイマ（４）か作動したことによる
のか、あるいはノイズが混入してリセット受信回路＜３
）てリセット信号を誤って受信したことによるのか等の
解析が困難であった。
ＣＰ Ｕ （１）にリセットがかかった場合に、このリ
セットが、端末機からの外部リセット信号を受信したこ
とによるのか、監視タイマ（４）か作動したことによる
のか、あるいはノイズが混入してリセット受信回路＜３
）てリセット信号を誤って受信したことによるのか等の
解析が困難であった。
このため、正常状態への復帰作業に多大の時間と労力を
要するという問題点があった。
要するという問題点があった。
この発明はこのような問題点を解消するためになされた
もので、トラブルが発生してＣＰＵにリセットがかかっ
た場合に、トラブル発生原因を容易に解析することがで
きるＩＣカードを提供することを目的とする。
もので、トラブルが発生してＣＰＵにリセットがかかっ
た場合に、トラブル発生原因を容易に解析することがで
きるＩＣカードを提供することを目的とする。
この発明に係るＩＣカードは、データを処理するための
ＣＰＵと、外部からのデータを受信してＣＰＵへ入力さ
せるためのデータ受信回路と、ＣＰＵからの送信データ
を外部へ送信するためのデータ送信回路と、外部から外
部リセット信号を受信するためのリセット受信手段と、
外部からデータ受信回路に一つの応答があった後一定時
間を経過しても次の応答がないときに内部リセット信号
を発生する監視タイマと、リセット受信手段からの外部
リセット信号及び監視タイマがちの内部リセット信号の
うちいずれか一方を入力したときにいずれの信号である
かを識別し且つその識別結果を保持すると共にＣＰＵに
リセットをかける識別回路とを備えたものである。
ＣＰＵと、外部からのデータを受信してＣＰＵへ入力さ
せるためのデータ受信回路と、ＣＰＵからの送信データ
を外部へ送信するためのデータ送信回路と、外部から外
部リセット信号を受信するためのリセット受信手段と、
外部からデータ受信回路に一つの応答があった後一定時
間を経過しても次の応答がないときに内部リセット信号
を発生する監視タイマと、リセット受信手段からの外部
リセット信号及び監視タイマがちの内部リセット信号の
うちいずれか一方を入力したときにいずれの信号である
かを識別し且つその識別結果を保持すると共にＣＰＵに
リセットをかける識別回路とを備えたものである。
この発明においては、識別回路がリセット受信回路から
の外部リセット信号または監視タイマからの内部リセッ
ト信号を入力したときに、いずれの信号かを識別してそ
の結果を保持すると共にＣＰ Ｕにリセットをかける。
の外部リセット信号または監視タイマからの内部リセッ
ト信号を入力したときに、いずれの信号かを識別してそ
の結果を保持すると共にＣＰ Ｕにリセットをかける。
以下、この発明の実施例を添付図面に基ついて説明する
。
。
第１図はこの発明の一実施例に係るＩＣカードの構成を
示すブロック図である。ＩＣカードはＣＰＵ（１１）を
有し、このｃＰＵ（１１）にそれぞれ端末機（図示せず
）との間でデータを受信及び送信するためのデータ受信
回路（１２）及びデータ送信回路（１３）が接続されて
いる。また、メモリ（１５）がデータバス（１４〉を介
してＣＰ Ｕ （１１）に接続される一方、識別回路（
１６）がＣＰ Ｕ （１１）及びデータバス（１４）に
接続されている。さらに、識別回路（１６）にリセット
受信回路〈Ｉ７）及び監視タイマ（Ｉ８）が接続されて
いる。
示すブロック図である。ＩＣカードはＣＰＵ（１１）を
有し、このｃＰＵ（１１）にそれぞれ端末機（図示せず
）との間でデータを受信及び送信するためのデータ受信
回路（１２）及びデータ送信回路（１３）が接続されて
いる。また、メモリ（１５）がデータバス（１４〉を介
してＣＰ Ｕ （１１）に接続される一方、識別回路（
１６）がＣＰ Ｕ （１１）及びデータバス（１４）に
接続されている。さらに、識別回路（１６）にリセット
受信回路〈Ｉ７）及び監視タイマ（Ｉ８）が接続されて
いる。
リセット受信回路（１７）は端末機から外部リセ・・ｌ
ト信号Ｓ、を受信して識別回路（１６）へ出力するため
のものであり、リセット受信手段を構成する。また、監
視タイマ（１８）は端末機からデータ送信等の一つの応
答があった後、次の応答までの時間を計数し、一定時間
を経過しても端末機から次の応答がないときには内部リ
セット信号Ｓ、を識別回路（１６）へ出力する。識別回
路（１６）はリセット受信回路（１７）から外部リセッ
ト信号Ｓ４を入力するか、あるいは監視タイマ（１８）
から内部リセット信号Ｓ、を入力した場合に、ＣＰ Ｉ
Ｊ （１１）にストップ信号Ｓ６を出力すると共に外部
リセット信号Ｓ、と内部リセット信号Ｓ、のうちいずれ
の信号が入力されたかを識別する。
ト信号Ｓ、を受信して識別回路（１６）へ出力するため
のものであり、リセット受信手段を構成する。また、監
視タイマ（１８）は端末機からデータ送信等の一つの応
答があった後、次の応答までの時間を計数し、一定時間
を経過しても端末機から次の応答がないときには内部リ
セット信号Ｓ、を識別回路（１６）へ出力する。識別回
路（１６）はリセット受信回路（１７）から外部リセッ
ト信号Ｓ４を入力するか、あるいは監視タイマ（１８）
から内部リセット信号Ｓ、を入力した場合に、ＣＰ Ｉ
Ｊ （１１）にストップ信号Ｓ６を出力すると共に外部
リセット信号Ｓ、と内部リセット信号Ｓ、のうちいずれ
の信号が入力されたかを識別する。
第２図に識別回路（１６）の内部構造を示す。第１〜第
３のノア回路（２１）〜（２３）とインバータ回路（２
４ンとから構成されており、第１のノア回路（２１）は
リセット受信回路（１７）からの外部リセット信号Ｓ４
及び第２のノア回路（２２）の出力信号を入力し、第２
のノア回路（２２）は監視タイマ（１８）からの内部リ
セット信号Ｓ、及び第１のノア回路（２１）の出力信号
を入力し、第３のノア回路（２３）は外部リセット信号
Ｓ４及び内部リセット信号Ｓ、を入力する。第２のノア
回路（２２）の出力端にインバータ回路（２４）が接続
され、このインバータ回路り２４）の出力端がデータバ
ス（１４）の°°０”ビットに接続されている。インバ
ータ回路（２４）に識別回路リード信号Ｓ、が入力され
ると、第２のノア回路（２２）の出力端のレベルが反転
され識別信号Ｓ、としてデータバス（１４）に出力され
る。また、第３のノア回路（２３）の出力信号はストッ
プ信号Ｓ６としてＣＰ Ｕ （１１）に入力する。
３のノア回路（２１）〜（２３）とインバータ回路（２
４ンとから構成されており、第１のノア回路（２１）は
リセット受信回路（１７）からの外部リセット信号Ｓ４
及び第２のノア回路（２２）の出力信号を入力し、第２
のノア回路（２２）は監視タイマ（１８）からの内部リ
セット信号Ｓ、及び第１のノア回路（２１）の出力信号
を入力し、第３のノア回路（２３）は外部リセット信号
Ｓ４及び内部リセット信号Ｓ、を入力する。第２のノア
回路（２２）の出力端にインバータ回路（２４）が接続
され、このインバータ回路り２４）の出力端がデータバ
ス（１４）の°°０”ビットに接続されている。インバ
ータ回路（２４）に識別回路リード信号Ｓ、が入力され
ると、第２のノア回路（２２）の出力端のレベルが反転
され識別信号Ｓ、としてデータバス（１４）に出力され
る。また、第３のノア回路（２３）の出力信号はストッ
プ信号Ｓ６としてＣＰ Ｕ （１１）に入力する。
尚、第１図のＩＣカードは電磁波を利用して端末機との
間でデータの送受信を行うものであり、データ受信回路
（１２）、データ送信回路〈１３）及びリセット受信回
路（１７）はそれぞれアンテナ回路を含んでいる。また
は、これらデータ受信回路（１２）、データ送信回路（
１３）及びリセット受信回路（１７）が一つのアンテナ
回路を共有してもよい、次に、実施例の動作について説
明する。まず、図示しない端末機からデータが送信され
ると、このデータはＩＣカードのデータ受信回路（１２
）で受信された後、ＣＰ Ｕ （１１）へ入力されてこ
こで所定の処理がなされる。その後、ＣＰ Ｕ （１１
）で処理されたデータは必要に応じてデータバス（１４
）を介してメモリ（１５）に格納されたり、あるいはデ
ータ送信回路（１３）から端末機へ送信される。
間でデータの送受信を行うものであり、データ受信回路
（１２）、データ送信回路〈１３）及びリセット受信回
路（１７）はそれぞれアンテナ回路を含んでいる。また
は、これらデータ受信回路（１２）、データ送信回路（
１３）及びリセット受信回路（１７）が一つのアンテナ
回路を共有してもよい、次に、実施例の動作について説
明する。まず、図示しない端末機からデータが送信され
ると、このデータはＩＣカードのデータ受信回路（１２
）で受信された後、ＣＰ Ｕ （１１）へ入力されてこ
こで所定の処理がなされる。その後、ＣＰ Ｕ （１１
）で処理されたデータは必要に応じてデータバス（１４
）を介してメモリ（１５）に格納されたり、あるいはデ
ータ送信回路（１３）から端末機へ送信される。
いま、端末機から外部リセット信号が発せられたものと
する。この外部リセット信号がＩＣカードのりセッｌ〜
受信回路（１７）により受信されると、リセット受信回
路（１７）から識別回路（１６）に“Ｈ”レベルの外部
リセット信号Ｓ、が出力される。すると、第２図におい
て第１のノア回路（２１）の出力が°゛Ｌ“。
する。この外部リセット信号がＩＣカードのりセッｌ〜
受信回路（１７）により受信されると、リセット受信回
路（１７）から識別回路（１６）に“Ｈ”レベルの外部
リセット信号Ｓ、が出力される。すると、第２図におい
て第１のノア回路（２１）の出力が°゛Ｌ“。
レベルとなるので、第２のノア回Ｒ（２２）の出力は“
Ｈ”レベルとなり、インバータ回路（２４）に入力され
る。一方、第３のノア回路（２３）の出力は″Ｌ”レベ
ルとなり、ストップ信号Ｓ、としてＣＰ Ｕ （＋１）
に入力し、これによりＣＰ Ｕ （１１）にリセットが
かかる。
Ｈ”レベルとなり、インバータ回路（２４）に入力され
る。一方、第３のノア回路（２３）の出力は″Ｌ”レベ
ルとなり、ストップ信号Ｓ、としてＣＰ Ｕ （＋１）
に入力し、これによりＣＰ Ｕ （１１）にリセットが
かかる。
その後、識別結果を認識するために、ＣＰＵ（１１，）
を再始動させ、特定のアドレスを指定すると共に識別回
路リード信号Ｓ６をＣＰ Ｌｌ （１１）から識別回路
（１６）のインバータ回路（２４）に出方させると、第
２のノア回１ （２２）の８カレベル″Ｈ”が反転され
て”Ｌ″レベルなり、識別信号Ｓ、としてデータバス（
１４）の°０”ビットに出力される。従って、この特定
のアドレスのデータの０”ビットを読み取ることにより
、それが゛′Ｌ゛レヘルレベることがら外部リセット信
号Ｓ、によるリセットであったことを認、識することが
できる。
を再始動させ、特定のアドレスを指定すると共に識別回
路リード信号Ｓ６をＣＰ Ｌｌ （１１）から識別回路
（１６）のインバータ回路（２４）に出方させると、第
２のノア回１ （２２）の８カレベル″Ｈ”が反転され
て”Ｌ″レベルなり、識別信号Ｓ、としてデータバス（
１４）の°０”ビットに出力される。従って、この特定
のアドレスのデータの０”ビットを読み取ることにより
、それが゛′Ｌ゛レヘルレベることがら外部リセット信
号Ｓ、によるリセットであったことを認、識することが
できる。
一方、端末機からデータを受信する等の一つの応答があ
った後５一定時間を経過し、でも端末機から次の応答が
ないなめに監視タイマ（１８）がオーバーフローすると
、監視タイマ（１８）はＣＰ Ｕ ＜１１）を停止すべ
く“Ｈ”レベルの内部リセット信号Ｓ、を識別回路〈１
６）に出力する。すると、第２図において第２のノア回
路（２２）の出力が“Ｌ”レベルとなり、インバータ回
路（２４）に入力される。一方、第３のノア回路（２３
）の出力は、上述した゛Ｈ″レベルの外部リセット信号
Ｓ４が入力された場合と同様に“Ｌ”レベルとなりスト
ップ信号Ｓ６としてＣＰ ｔＪ （１１）に入力する。
った後５一定時間を経過し、でも端末機から次の応答が
ないなめに監視タイマ（１８）がオーバーフローすると
、監視タイマ（１８）はＣＰ Ｕ ＜１１）を停止すべ
く“Ｈ”レベルの内部リセット信号Ｓ、を識別回路〈１
６）に出力する。すると、第２図において第２のノア回
路（２２）の出力が“Ｌ”レベルとなり、インバータ回
路（２４）に入力される。一方、第３のノア回路（２３
）の出力は、上述した゛Ｈ″レベルの外部リセット信号
Ｓ４が入力された場合と同様に“Ｌ”レベルとなりスト
ップ信号Ｓ６としてＣＰ ｔＪ （１１）に入力する。
これにより、ＣＰ Ｕ （１１）にリセットがかかる。
その後、識別結果を認識するために、ＣＰＵ（１１）を
再始動させ、上記の特定のアドレスを指定すると共に識
別回路リード信号Ｓ、をＣＰ Ｕ （１１）から識別回
路（１６）のインバータ回路（２４）に出力させると、
第２のノア回路（２２）の出力レベル“Ｌ“′が反転さ
れて“Ｈ”レベルとなり、識別信号Ｓ、としてデータバ
ス（１４）の“０”ビットに出力される。従って、この
特定のアドレスのデータの“０”ビットを読み取ること
により、それが“Ｈ”レベルであることから内部リセッ
ト信号Ｓ、にょろりセットであったことを認識すること
ができる。
再始動させ、上記の特定のアドレスを指定すると共に識
別回路リード信号Ｓ、をＣＰ Ｕ （１１）から識別回
路（１６）のインバータ回路（２４）に出力させると、
第２のノア回路（２２）の出力レベル“Ｌ“′が反転さ
れて“Ｈ”レベルとなり、識別信号Ｓ、としてデータバ
ス（１４）の“０”ビットに出力される。従って、この
特定のアドレスのデータの“０”ビットを読み取ること
により、それが“Ｈ”レベルであることから内部リセッ
ト信号Ｓ、にょろりセットであったことを認識すること
ができる。
このように、この実施例では、識別回路＜１６）が外部
リセット信号Ｓ、及び内部リセット信号Ｓ５のうちいず
れか一方を入力したときに、いずれの信号であるかを識
別してその識別結果を第２のノア回路（２２）の出力信
号レベルとして保持する６さらに、その後識別回路リー
ド信号Ｓ、によりインバータ回路（２４）を介して識別
結果を読み取ることができる。
リセット信号Ｓ、及び内部リセット信号Ｓ５のうちいず
れか一方を入力したときに、いずれの信号であるかを識
別してその識別結果を第２のノア回路（２２）の出力信
号レベルとして保持する６さらに、その後識別回路リー
ド信号Ｓ、によりインバータ回路（２４）を介して識別
結果を読み取ることができる。
すなわち、トラブルが発生してＣＰＵ（１１）にリセッ
トがかかった場合に、このリセットが、端末機からの外
部リセット信号を受信したことによるのが、監視タイマ
（１８）が作動したことによるのかを容易に判別するこ
とがてきる。このため、トラブル発生原因を除去して正
常状態へ復帰させる作業が容易且つ迅速なものとなる。
トがかかった場合に、このリセットが、端末機からの外
部リセット信号を受信したことによるのが、監視タイマ
（１８）が作動したことによるのかを容易に判別するこ
とがてきる。このため、トラブル発生原因を除去して正
常状態へ復帰させる作業が容易且つ迅速なものとなる。
尚、第１図のＩＣカードは電磁波を利用した非接触型の
ＩＣカードであるが、第３図に示すようにコネクタ（３
１）を用いた接触型のＩＣカードであってもよい。コネ
クタ（３１）にデータ入力回路（３２）及びデータ出力
図！ （３３）を介してＣＰ Ｕ （１１＞が接続され
ている。これらデータ入力回路（３２）及びデータ出力
回路（３３）はそれぞれ第１図のデータ受信回路（１２
）及びデータ送信回路（１３）に相当するものであるが
、コネクタ（３１）を介して端末機（図示せず）とのデ
ータの入出力を行うことからアンテナ回路は不要てあり
内蔵していない。また、コネクタ（３１）はリセット受
信手段となる外部リセット信号入力端子（３１ａ）を含
んでおり、この入力端子（３１ａ）が識別回路（１６）
に接続されている。
ＩＣカードであるが、第３図に示すようにコネクタ（３
１）を用いた接触型のＩＣカードであってもよい。コネ
クタ（３１）にデータ入力回路（３２）及びデータ出力
図！ （３３）を介してＣＰ Ｕ （１１＞が接続され
ている。これらデータ入力回路（３２）及びデータ出力
回路（３３）はそれぞれ第１図のデータ受信回路（１２
）及びデータ送信回路（１３）に相当するものであるが
、コネクタ（３１）を介して端末機（図示せず）とのデ
ータの入出力を行うことからアンテナ回路は不要てあり
内蔵していない。また、コネクタ（３１）はリセット受
信手段となる外部リセット信号入力端子（３１ａ）を含
んでおり、この入力端子（３１ａ）が識別回路（１６）
に接続されている。
このような構成の接触型ＩＣカードにおいても第１図の
非接触型ＩＣカードと同様の効果が得られる。ただし、
この場合には外部リセット信号Ｓ。
非接触型ＩＣカードと同様の効果が得られる。ただし、
この場合には外部リセット信号Ｓ。
は端末機からコネクタ（３１）の入力端子（３１ａ）を
介して直接識別回路（１６）に入力される。
介して直接識別回路（１６）に入力される。
以上説明したように、この発明に係るＩＣカードは、デ
ータを処理するためのＣＰＵと、外部からのデータを受
信してＣＰＵへ入力させるためのデータ受信回路と、Ｃ
ＰＵからの送信データを外部へ送信するためのデータ送
信回路と、外部から外部リセット信号を受信するための
リセット受信手段と、外部からデータ受信回路に一つの
応答があった後一定時間を経過しても次の応答がないと
きに内部リセット信号を発生する監視タイマと、リセッ
ト受信手段からの外部リセット信号及び監視タイマから
の内部リセット信号のうちいずれか一方を入力したとき
にいずれの信号であるかを識別し且つその識別結果を保
持すると共にＣＰＵにリセットをかける識別回路とを備
えているので、トラブルが発生してＣＰＵにリセットが
ががった場合に、トラブル発生原因を容易に解析するこ
とが可能となる。
ータを処理するためのＣＰＵと、外部からのデータを受
信してＣＰＵへ入力させるためのデータ受信回路と、Ｃ
ＰＵからの送信データを外部へ送信するためのデータ送
信回路と、外部から外部リセット信号を受信するための
リセット受信手段と、外部からデータ受信回路に一つの
応答があった後一定時間を経過しても次の応答がないと
きに内部リセット信号を発生する監視タイマと、リセッ
ト受信手段からの外部リセット信号及び監視タイマから
の内部リセット信号のうちいずれか一方を入力したとき
にいずれの信号であるかを識別し且つその識別結果を保
持すると共にＣＰＵにリセットをかける識別回路とを備
えているので、トラブルが発生してＣＰＵにリセットが
ががった場合に、トラブル発生原因を容易に解析するこ
とが可能となる。
第１図はこの発明の一実施例に係るＩＣカードを示すブ
ロック図、第２図は実施例における識別回路の内部構造
を示す回路図、第３図は他の実施例を示すブロック図、
第４図は従来のＩＣカードを示すブロック図である。 図において、（１１）はＣＰ Ｌｌ、り１２）はデータ
受信回路、（１３）はデータ送信回路、（１６）は識別
回路、〈１７）はリセット受信回路、（１８）は監視タ
イマ、（３１ａ）は外部リセット信号入力端子である。 なお、各図中同一符号は同一または相当部分を示す。
ロック図、第２図は実施例における識別回路の内部構造
を示す回路図、第３図は他の実施例を示すブロック図、
第４図は従来のＩＣカードを示すブロック図である。 図において、（１１）はＣＰ Ｌｌ、り１２）はデータ
受信回路、（１３）はデータ送信回路、（１６）は識別
回路、〈１７）はリセット受信回路、（１８）は監視タ
イマ、（３１ａ）は外部リセット信号入力端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 データを処理するためのＣＰＵと、 外部からのデータを受信して前記ＣＰＵへ入力させるた
めのデータ受信回路と、 前記ＣＰＵからの送信データを外部へ送信するためのデ
ータ送信回路と、 外部から外部リセット信号を受信するためのリセット受
信手段と、 外部から前記データ受信回路に一つの応答があった後一
定時間を経過しても次の応答がないときに内部リセット
信号を発生する監視タイマと、前記リセット受信手段か
らの前記外部リセット信号及び前記監視タイマからの前
記内部リセット信号のうちいずれか一方を入力したとき
にいずれの信号であるかを識別し且つその識別結果を保
持すると共に前記ＣＰＵにリセットをかける識別回路と を備えたことを特徴とするＩＣカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102989A JP2527251B2 (ja) | 1990-04-20 | 1990-04-20 | Ｉｃカ―ド |
| GB9018318A GB2243468B (en) | 1990-04-20 | 1990-08-21 | IC card |
| FR9010726A FR2661269B1 (fr) | 1990-04-20 | 1990-08-28 | Cartes a circuits integres. |
| US07/920,518 US5247163A (en) | 1990-04-20 | 1992-07-28 | IC card having a monitor timer and a reset signal discrimination circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102989A JP2527251B2 (ja) | 1990-04-20 | 1990-04-20 | Ｉｃカ―ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043282A true JPH043282A (ja) | 1992-01-08 |
| JP2527251B2 JP2527251B2 (ja) | 1996-08-21 |
Family
ID=14342114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102989A Expired - Fee Related JP2527251B2 (ja) | 1990-04-20 | 1990-04-20 | Ｉｃカ―ド |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2527251B2 (ja) |
| FR (1) | FR2661269B1 (ja) |
| GB (1) | GB2243468B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6931234B1 (en) | 1999-07-30 | 2005-08-16 | Nec Electronics Corporation | Data processing device and method of controlling operation of data processing device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2276024B (en) * | 1990-09-19 | 1994-11-30 | Mitsubishi Electric Corp | Non-contact IC card and method of using the same |
| JP2549192B2 (ja) * | 1990-09-19 | 1996-10-30 | 三菱電機株式会社 | 非接触ｉｃカード及びその使用方法 |
| JPH0528330A (ja) * | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 非接触型可搬担体及びその初期化方法 |
| DE4409286C1 (de) * | 1994-03-18 | 1995-08-10 | Audi Ag | Verfahren zum Erkennen der Ursache eines Reset-Vorgangs eines durch einen Mikroprozessor gesteuerten Systems sowie Schaltung zum Durchführen des Verfahrens |
| US8756408B2 (en) | 2011-02-15 | 2014-06-17 | Continental Automotive Systems, Inc | Hardware reset reason |
Citations (2)
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| JPS57182231A (en) * | 1981-05-01 | 1982-11-10 | Yokogawa Hokushin Electric Corp | Microcomputer resetting circuit |
| JPS63139650A (ja) * | 1986-11-28 | 1988-06-11 | Isuzu Motors Ltd | シエ−ビングカツタ研削盤 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59211143A (ja) * | 1983-05-17 | 1984-11-29 | Nissan Motor Co Ltd | マイクロコンピユ−タを用いた車両用制御回路 |
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| JP2658018B2 (ja) * | 1986-03-12 | 1997-09-30 | カシオ計算機株式会社 | 電源印加制御方式 |
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| NO175170C (no) * | 1988-04-08 | 1994-09-07 | Toppan Printing Co Ltd | Informasjonskortsystem |
-
1990
- 1990-04-20 JP JP2102989A patent/JP2527251B2/ja not_active Expired - Fee Related
- 1990-08-21 GB GB9018318A patent/GB2243468B/en not_active Expired - Fee Related
- 1990-08-28 FR FR9010726A patent/FR2661269B1/fr not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57182231A (en) * | 1981-05-01 | 1982-11-10 | Yokogawa Hokushin Electric Corp | Microcomputer resetting circuit |
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| US6931234B1 (en) | 1999-07-30 | 2005-08-16 | Nec Electronics Corporation | Data processing device and method of controlling operation of data processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9018318D0 (en) | 1990-10-03 |
| GB2243468A (en) | 1991-10-30 |
| GB2243468B (en) | 1994-01-19 |
| JP2527251B2 (ja) | 1996-08-21 |
| FR2661269B1 (fr) | 1995-01-06 |
| FR2661269A1 (fr) | 1991-10-25 |
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|---|---|---|---|
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