JPH04100444A - 割込要求方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要］ 通信の制御装置からの制御データの送出に対して各装置
から応答データを返すハンドシェイク方式の通信におけ
る割込要求方式に関し、簡単な回路の付加できめ細かい
処理を可能にする割込要求方式を提供することを目的と
し、複数の装置の動作を制御するための制御信号を作成
する演算処理部と、制御信号を記憶した後読み出して装
置に送出する記憶部と、装置からの応答信号を受信して
正常又は異常の受信状態に応じて割込要求信号を出力す
る受信部とを具備する制御装置と、制御装置からの制御
信号を受信して応答信号を返送する複数の装置とを有す
るシステムにおいて、記憶部に、受信部の出力の割込要
求信号を演算処理部に入力するか否かの判定のための信
号を記憶させ、制御装置の受信部から割込要求信号を出
力した時、記憶部からの信号により割込要求信号を演算
処理部に入力するべきか否かの判定を行う判定部を受信
部と演算処理部の間に設け、制御装置の受信部で個々の
データを受信毎に、受信部から出力する割込要求信号に
対して判定部での判定結果に応じて演算処理部で割込処
理を行うように構成する。

〔産業上の利用分野〕

本発明は、通信の制御装置からの制御データの送出に対
して各装置からそれに対する応答データを返すハンドシ
ェイク通信における割込要求方式（以下ＩＲＱ方式と称
する）の改良に関するものである。

第５図に示すように、送信元の制Ｗｌ１１からの送信制
御データに対して各装置（又はプリント板）２−１〜２
−ｎの受信部から応答データを返すハンドシェイク通信
方式において、メモリに予め複数の送信制御データを書
き込んでおき一括して順次送受信する場合に、急を要す
る重要なデータの処理が発生した時割込処理（ＩＲＱ処
理）を行うことがある。この場合、一連の送受信データ
の終了をまりでＩＲＱ処理を行っていては間に合わない
ことがある。そこで、制御装置１で個々のデータを受信
毎にＩＲＱ処理の必要性を判定して、ＩＲＱ処理を行う
必要がある。

このため、簡単な回路の付加できめ細かい処理を可能に
するＩＲＱ方式が要望されている。

〔従来の技術〕

第６図は従来例の制御装置の構成を示すブロック図であ
る。

第６図は第５図に示す制御装置１の構成を示しているが
、この制御装置１内の演算処理回路（以下ＣＰ　［、Ｊ
と称する）７で演算処理を行って得られるデータ又は制
御信号をメモリ５に書き込んで記憶する。そして、メモ
リ５に記憶したデータ又は制御信号を読み出して送信部
４を介して例えば装置（又はプリント板）２−１に送出
すると、装Ｗ（又はプリント板）２−１からは制御装置
１に応答データを返す。制御装置１の受信部３でこれを
受信し、正常受信の場合には受信データをメモリ５に書
き込んで記憶する。

又、受信データに異常があると認識した場合、あるいは
データが予め設定した時間内に受信できない（タイムオ
ーバー）場合には、受信異常ＩＲＱ信号あるいはタイム
オーバーＩ　ＲＱＩ号ヲＩ　Ｒ９回路６に出力する。Ｉ
ＲＱ回路６では上記ＩＲＱ信号を受信して、ＣＰＵ７か
らのＩＲＱイネーブル（ＩＲＱＥＮ）信号により上記Ｉ
ＲＱ信号をＣＰＵ７に出力する。ＣＰＵ７では、受信異
常ＩＲＱ信号あるいはタイムオーバーＩＲＱ信号入力に
対応した割込処理を行う。

以下同様にして、メモリ５に記憶したデータ又は制御信
号を読み出して制御装置１内の送信部４を介して装置（
又はプリント板）２−２〜２−ｎに送出すると、装置（
又はプリント板）２−２〜２−ｎからは制御装置１に応
答データを返す。装置（又はプリント板）２−ｎの応答
データを受信するまで受信部３で受信データに何ら異常
を検出しなかった時には、装置（又はプリント板）２−
ｎから応答データを受信した時、受信部３から正常受信
ＩＲＱ信号をＩＲＱ回路６に出力し、ＩＲＱ回路６では
ＣＰＵ７からのＩＲＱイネーブル（ＩＲＱＥＮ）信号に
より、正常受信ＩＲＱ信号をＣＰ　ｔＪ　７に出力する
（第５図０））参照）。ＣＰＵ７では、正常受信ＩＲＱ
信号に対応した割込処理を行う。

このようにしてＩＲＱ信号の処理を行っていた。

〔発明が解決しようとする課題〕 しかしながら上述のＩＲＱ方式においては、ＩＲＱ処理
が一連の送受信の終了、異常受信あるいはタイムオーバ
ー受信の場合に限られており、急を要する重要なデータ
の処理が発生した時に、−連の送受信データの終了をま
ってＩＲＱ処理を行っていては間に合わないことがある
。そこで、制御装置１で個々のデータを受信毎にＩＲＱ
処理の必要性を判定して、ＩＲＱ処理を行う必要がある
。

しかし、個々の送受信データの性質に即してＩＲＱ処理
を行っていたのではソフトの負担が重くなるという問題
点があった。

したがって本発明の目的は、簡単な回路の付加できめ細
かい処理を可能にする割込要求方式を提供することにあ
る。

〔課題を解決するための手段］ 上記問題点は第１図に示す装置の構成によって解決され
る。

即ち第１図において、複数の装置２００−１〜２００〜
ｎの動作を制御するための制御信号を作成する演算処理
部７００と、制御信号を記憶した後読み出して装置２０
０−１〜２００−ｎに送出する記憶部５００と、装置２
００−１〜２００−ｎからの応答信号を受信して正常又
は異常の受信状態に応じて割込要求信号を出力する受信
部３００とを具備する制御装置１００と、制御装置１０
０からの制御信号を受信して応答信号を返送する複数の
装置２００−１〜２００−ｎとを有するシステムにおい
て、 記憶部５００に、受信部３００の出力の割込要求信号を
演算処理部７００に入力するか否かの判定のための信号
を記憶させ、 制御装置１００の受信部３００から割込要求信号を出力
した時、記憶部５００からの信号により割込要求信号を
演算処理部７００に入力するべきか否かの判定を行う判
定部６００を受信部３００と演算処゛理部７００の間に
設ける。

そして、制御装置１００の受信部３００で個々のデータ
を受信毎に、受信部３００から出力する割込要求信号に
対して判定部６００での判定結果に応じて演算処理部７
００で割込処理を行うように構成する。

〔作　用〕

第１図において、記憶部５００に、受信部３００の出力
の割込要求信号を演算処理部７００に入力するか否かを
判定するための信号を記憶させる。そして、判定部６０
０において、制御装置１００の受信部３００から割込要
求信号を出力した時記憶部５００から読み出して入力し
た信号により、割込要求信号を演算処理部７００４二人
力するべきか否かの判定を行う。

そして、制御装置１００の受信部３００で個々のデータ
を受信毎に、受信部３００から出力する割込要求信号に
対して判定部６００での判定結果に応じて演算処理部７
００でその都度割込処理を行う。

この結果、簡単な回路の付加できめ細かい割込処理を行
うことができる。

〔実施例］ 第２図は本発明の実施例の制御装置の構成を示すブロッ
ク図である。

第３図は実施例のＩＲＱ回路の構成を示すブロック図で
ある。

第４図は実施例のメモリの記憶内容を示す図である。

全図を通じて同一符号は同一対象物を示す。

第２図において、ＣＰＵ７°で送信データを作成してメ
モリ５゛に書き込んで記憶する。メモリ５゛は例えばラ
ンダムアクセス・メモリ（ＲａｎｄｏｍＡｃｃｅｓｓ　
Ｍｅｍｏｒｙ）で構成され、第４図に示すように例えば
装置（又はプリント板）２−Ｉに送出するデータとして
、アドレス■に、データ■〜データｍ及びＩＲＱ信号イ
ネーブルフラグが記憶される。

このデータを一定のタイミングで読み出して、送信部４
から送出し第５図に示す装置（又はプリントｍ）２−ｔ
に加えると、装置２−１では応答データを制御装置Ｉに
返送する。

制御装置１では受信部３でこの応答データを受信し、受
信データの状態に応じて例えば正常受信の場合には正常
受信ＩＲＱ信号をＩＲＱ回路６′に出力する。ＩＲＱ回
路６゛では第３図に示す論理積回路（以下ＡＮＤ回路と
称する）８で、正常受信ＩＲＱ信号（“１＃）とメモリ
５′の出力の正常受信ＩＲＱイネーブルフラグの信号（
“１１又は１０“）との論理積を求めることにより、対
応した信号をＡＮＤｗＭ路８から出力する。

例えば正常受信ＩＲＱイネーブルフラグの信号が”１″
の時には、正常受信ＩＲＱ信号をＡＮＤ回路８から出力
し論理和回路（以下ＯＲ回路と称する）１１を介してＡ
ＮＤ回路１２に加え、ＣＰＵ７’の出力のＩＲＱイネー
ブル信号（ＩＲＱＥＮ信号、“１”）との論理積により
、そのまま正常受信ＩＲＱ信号をフリップフロップ回路
（以下ＦＦと称する）１３のセット端子（Ｓ）に加える
。するとＦＦ１３からは正常受信ＩＲＱ信号がそのまま
出力されて、インバータＩ４を介して符号を反転して（
今の場合“０′として）ＣＰＵ７”　に加える。ＣＰＵ
７’ではこの正常受信ＩＲＱ信号の入力により、割込の
処理を行う。

又、正常受信ＩＲＱイネーブルフラグの信号が“０”の
時（即ち割込の処理の必要がないと判断される時）には
ＡＮＤ回路８の出力は“０”となって、ＡＮＤ回路８か
らは何も出力せず、ＩＲＱ回路６”からＣＰＵ７’　に
“１”を出力する。即ち、ＣＰＵ７゛では割込処理を行
わない。尚、この実施例では反転論理を採用しているた
め、ＩＲＱ信号の入力が“１”の時にはＣＰＵ７’　で
はＩＲＱに対する処理を行わず、ＩＲＱ信号の入力が”
０”の時にＣＰＵ７’　でＩＲＱに対する処理を行う。

又、受信部３で受信したデータに異常が検出された時に
は、受信部３から受信異常ＩＲＱ信号をＩＲＱ回路６゛
に出力する。ＩＲＱ回路６゛では正常受信した時と同様
に、第３図に示すＡＮＤ回路９で、受信異常ＩＲＱ信号
じｌ″）とメモリ５゛の出力の受信異常ＩＲＱイネーブ
ルフラグの信号じ１”又は“Ｏ”）との論理積を求める
ことにより、対応した信号をＡＮＤ回路９から出力する
。以後の動作は前述した正常受信ＩＲＱ信号の場合と同
様であるため、その説明を省略する。

又、受信部３で予め設定した時間を越えてデータを受信
した場合（即ちタイムオーバーして受信した場合）、受
信部３からタイムオーバーＩＲＱ信号をＩＲＱ回路６゛
に出力する。ＩＲＱ回路６では正常受信した時と同様に
、第３図に示すＡＮＤ回路１０で、タイムオーバーＩＲ
Ｑ信号（“１”）とメモリ５′の出力のタイムオーバー
ｒＲＱイネーブルフラグの信号じ１”又は“０”）との
論理積を求めることにより、対応した信号をＡＮＤ回路
１０から出力する。以後の動作は前述した正常受信ＩＲ
Ｑ信号の場合と同様であるため、その説明を省略する。

次に、制御装！１のＣＰＵ７’　で装置（又はプリント
板）２−２に送出するために第４図に示したデータと同
じ形式の送信データを作成して、メモリ５”に書き込ん
で記憶する。そして、メモリ５°からこのデータを一定
のタイミングで読み出して、送信部４から送出し第５図
に示す装置（又はプリント板）２−２に加えると、装置
２−２では応答データを制御装置１に返送する。以下制
御装置１におけるＩＲＱ信号の出力に関する動作は装置
２−１について記述したと同様であるため、その説明を
省略する。

尚、一連の送受信の動作及びＩＲＱ処理の動作を終了し
た時には、第３図に示すようにＦＦ１３のリセット端子
（Ｒ）にリセット信号（ＩＲＱＣＬＲ）を加えることに
より、ＦＦ１３のリセ／［、（初期化）をｊテう。

この結果、データ受信毎のＩＲＱ信号のイネーブル設定
ができるようになり、木目細かいＩＲＱの処理が可能と
なる。

〔発明の効果］ 以上説明したように本発明によれば、簡単な回路を付加
するだけで木目細かいＩＲＱの処理が可能となる。

【図面の簡単な説明】

第１図は本発明の原理間、 第２図は本発明の実施例の制御装置の構成を示すブロッ
ク図、 第３図は実施例のＩＲＱ回路の構成を示すブロック図、 第４図は実施例のメモリの記憶内容を示す図、第５図は
一例のハンドシェイク方式による通信システムの構成を
示すプロ・７り図、 第６図は従来例の制御Ｂ装置の構成を示すフ゛ロック図
である。 図において は判定部 を示す。 ？ でン 本発明の原理図 蝉 図 （α） ｉ） 第 区 実意タリｎ７モソ／）８己・１色内宕を１、す図第 図 従来イクリの利従ｐ奢ｈ！の４咋八を才、４ブ′口・９
７図第 図

Claims (1)

1. 【特許請求の範囲】 複数の装置（２００−１〜２００−ｎ）の動作を制御す
   るための制御信号を作成する演算処理部（７００）と、
   該制御信号を記憶した後読み出して該装置（２００−１
   〜２００−ｎ）に送出する記憶部（５００）と、該装置
   （２００−１〜２００−ｎ）からの応答信号を受信して
   正常又は異常の受信状態に応じて割込要求信号を出力す
   る受信部（３００）とを具備する制御装置（１００）と
   、該制御装置（１００）からの制御信号を受信して応答
   信号を返送する複数の装置（２００−１〜２００−ｎ）
   とを有するシステムにおいて、 該記憶部（５００）に、該受信部（３００）の出力の割
   込要求信号を該演算処理部（７００）に入力するか否か
   の判定のための信号を記憶させ、 該制御装置（１００）の受信部（３００）から該割込要
   求信号を出力した時、該記憶部（５００）からの信号に
   より該割込要求信号を該演算処理部（７００）に入力す
   るべきか否かの判定を行う判定部（６００）を該受信部
   （３００）と演算処理部（７００）の間に設け、該制御
   装置（１００）の受信部（３００）で個々のデータを受
   信毎に、該受信部（３００）から出力する該割込要求信
   号に対して該判定部（６００）での判定結果に応じて該
   演算処理部（７００）で割込処理を行うようにしたこと
   を特徴とする割込要求方式。