JPH0413338A - 特定ビット含有率検出回路 - Google Patents
特定ビット含有率検出回路Info
- Publication number
- JPH0413338A JPH0413338A JP2115438A JP11543890A JPH0413338A JP H0413338 A JPH0413338 A JP H0413338A JP 2115438 A JP2115438 A JP 2115438A JP 11543890 A JP11543890 A JP 11543890A JP H0413338 A JPH0413338 A JP H0413338A
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- Japan
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- bits
- rom
- data
- status
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- Pending
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 23
- 230000007704 transition Effects 0.000 claims abstract description 17
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、計算機又は通信機等におけるエラーレイト
の検出等に適用する特定ビット含有率検出回路に関する
ものである。
の検出等に適用する特定ビット含有率検出回路に関する
ものである。
従来、この種の検出回路として、特開昭51−2841
20号、特開昭62−5442号公報に示すものがある
。従来は、特定ビットの含有率を検出するのに、ソフト
ウェアまたは第4図に示すような回路構成が必要であっ
た。第4図中、(1)はRAM、(2)はRAMアドレ
ス用カウンタ、(3)はコンパレータとカウンタ機能を
有するレート検出回路、(4)はRAMアドレス、(5
)はレート検出信号、(6)は入力(サンプル)データ
、(7A)〜(7日)はRAM読み出しデータ、(IA
)〜(IH)はRAM内エ内子リアる。
20号、特開昭62−5442号公報に示すものがある
。従来は、特定ビットの含有率を検出するのに、ソフト
ウェアまたは第4図に示すような回路構成が必要であっ
た。第4図中、(1)はRAM、(2)はRAMアドレ
ス用カウンタ、(3)はコンパレータとカウンタ機能を
有するレート検出回路、(4)はRAMアドレス、(5
)はレート検出信号、(6)は入力(サンプル)データ
、(7A)〜(7日)はRAM読み出しデータ、(IA
)〜(IH)はRAM内エ内子リアる。
次に動作について説明する。第4図は例えは入力データ
(6)8ビツト中において、3ビット以上の゛0゛検出
でレート検出信号(5)を発生させる一例である。
(6)8ビツト中において、3ビット以上の゛0゛検出
でレート検出信号(5)を発生させる一例である。
入力データ(6)はリアルタイムにRA’M (1)の
第1エリア(1八)に書き込まれる。この時、第2エリ
ア(IB)〜第8エリア(1旧には順に1ビツト前のデ
ータ、2ビツト前のデータ、・・・、7ビツト前データ
が書き込まれている。
第1エリア(1八)に書き込まれる。この時、第2エリ
ア(IB)〜第8エリア(1旧には順に1ビツト前のデ
ータ、2ビツト前のデータ、・・・、7ビツト前データ
が書き込まれている。
次に新しい入力データ(6)が第1エリアCIA)に書
き込まれる間に、レート検出回路(3)は、RAM(1
)の各エリア(IA)〜(IH)の各データ(7A)〜
(7H)を読み出し、“0゛が3ビット以上あるかを調
べ、もし、3ビツト以上の“0°を検出したなら、レー
ト検出信号(5)を発生させる。
き込まれる間に、レート検出回路(3)は、RAM(1
)の各エリア(IA)〜(IH)の各データ(7A)〜
(7H)を読み出し、“0゛が3ビット以上あるかを調
べ、もし、3ビツト以上の“0°を検出したなら、レー
ト検出信号(5)を発生させる。
同時に、RAM (1)は、第1エリア(IA)のデー
タを第2エリア(IB)に、第2エリア(IB)のデー
タを第3エリア(Ic)に、・・・第7エリア(IG)
のデータを第8エリア(IH)に書き移すことになる。
タを第2エリア(IB)に、第2エリア(IB)のデー
タを第3エリア(Ic)に、・・・第7エリア(IG)
のデータを第8エリア(IH)に書き移すことになる。
その後、新しい入力データ(6)を第1エリア(IA)
に書き込み、上述したと同様の動作を行い0′のビット
数を調べる。
に書き込み、上述したと同様の動作を行い0′のビット
数を調べる。
従来の特定ビット含有率検出回路は以上のように構成さ
れているため、久方データ1ビット間に行う処理が多く
複雑であり、RAMアドレス用カウンタ(2)やレート
検出回路(3)等構成が多い。また、上記の如く構成で
は入力データの高速化により、処理が間に合わない等の
問題点があった。
れているため、久方データ1ビット間に行う処理が多く
複雑であり、RAMアドレス用カウンタ(2)やレート
検出回路(3)等構成が多い。また、上記の如く構成で
は入力データの高速化により、処理が間に合わない等の
問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、回路が簡単で、かつ処理の簡単な特定ビッ
ト含有率検出回路を得ることを目的とする。
れたもので、回路が簡単で、かつ処理の簡単な特定ビッ
ト含有率検出回路を得ることを目的とする。
この発明に係る特定ビット含有率検出回路は、最新の入
力データと1つ前のステータスから最新のステータスを
作成するROMを備え、そのアドレス制御により状態遷
移を制御して、任意のサンプルビット数中、特定ビット
が指定された個数以上または以下を検出するものである
。
力データと1つ前のステータスから最新のステータスを
作成するROMを備え、そのアドレス制御により状態遷
移を制御して、任意のサンプルビット数中、特定ビット
が指定された個数以上または以下を検出するものである
。
(作用)
この発明において、ROMは、最新の入力データと1つ
前のステータスから、最新のステータス(読み出しアド
レス)を作成する。
前のステータスから、最新のステータス(読み出しアド
レス)を作成する。
以下、この発明の一実施例を341図について説明する
。
。
第1図において、(11)はラッチ回路、112)はR
OM 、 (13)は8ビツトシフタ、(14)は入力
データDI (6)に対し8ビツトシフタ(13)から
出力される8ビット遅れデータD8、(15X) 、
(15Y) 、 (152)はROM出力データ、(1
6A)〜(16E)はROMアドレス、(17)はパワ
ーオン・リセット信号である。なお、(5)、 (6)
は第4図と同様なレート検出信号と入力データである。
OM 、 (13)は8ビツトシフタ、(14)は入力
データDI (6)に対し8ビツトシフタ(13)から
出力される8ビット遅れデータD8、(15X) 、
(15Y) 、 (152)はROM出力データ、(1
6A)〜(16E)はROMアドレス、(17)はパワ
ーオン・リセット信号である。なお、(5)、 (6)
は第4図と同様なレート検出信号と入力データである。
また、第2図はROM (12)がIJ御する状態遷移
表である。
表である。
次に、上記ROM (12)の内容を第2図の状態遷移
表に基づいたものとし、−例として、8ビツト中3ビツ
ト以上の°0°検出により、レート検出信号(5)を発
生させる場合を説明する。
表に基づいたものとし、−例として、8ビツト中3ビツ
ト以上の°0°検出により、レート検出信号(5)を発
生させる場合を説明する。
まず、パワーオン時に、パワーオン・リセット信号(1
7)により、ROMアドレス信号(16A)〜(16E
)を全て0° としこの状態を51とする。
7)により、ROMアドレス信号(16A)〜(16E
)を全て0° としこの状態を51とする。
この状態では、サンプルの8ビツト全てが“1′である
状態と仮定する。以後、この状態から最新入力データD
I (6) と8ビット遅れデータD8(14)の相関
により、遷移表中の各ステータスへ遷移する。つまり、
8ビツトのバイブがあり、初期状態として、8ビツト全
て°1°の状態(Sl)の時、新たにデータD1“0°
が入り、最古のデータD8°1°がバイブから出た時、
バイブ中のO。
状態と仮定する。以後、この状態から最新入力データD
I (6) と8ビット遅れデータD8(14)の相関
により、遷移表中の各ステータスへ遷移する。つまり、
8ビツトのバイブがあり、初期状態として、8ビツト全
て°1°の状態(Sl)の時、新たにデータD1“0°
が入り、最古のデータD8°1°がバイブから出た時、
バイブ中のO。
は1ビツトとなる(Sl)。また、新たに“1°が入り
、1°が出た時はパイプ中のO°はOビットのままであ
る(Sl)。
、1°が出た時はパイプ中のO°はOビットのままであ
る(Sl)。
以下、同様に、■新たな入力データD1=“0° 8ビ
ット遅れのデータD8= “Ooの時、■D1= “1
°の時、以上■、■の時は、8ビツト中の“0°のビッ
ト数は不変であるため、同一状態のまま、■DI=’O
°、D8=’l°の時は、8ビツト中の0°のビット数
が1増加するので、次の5TATUS (1インクリメ
ントした状態:例S2→53)へ遷移し、■D1=’l
°、D8=’O°の時は1減少するため、前の5TAT
US (1デクリメントした状態二側52−53)へ遷
移する。
ット遅れのデータD8= “Ooの時、■D1= “1
°の時、以上■、■の時は、8ビツト中の“0°のビッ
ト数は不変であるため、同一状態のまま、■DI=’O
°、D8=’l°の時は、8ビツト中の0°のビット数
が1増加するので、次の5TATUS (1インクリメ
ントした状態:例S2→53)へ遷移し、■D1=’l
°、D8=’O°の時は1減少するため、前の5TAT
US (1デクリメントした状態二側52−53)へ遷
移する。
このようにして、8ビツト中に0゛が3ビツトとなった
時(S3状態で上記ケース■が発生した時)、レート検
出信号を発生する。 ′この遷移を実現する回路が
第1図であり、状態遷移はROMアドレス(18A)〜
(16E)の制御で実現し、ROM出力(15X) 〜
(157)は現在のステータス(Sl−S8のどれか)
を示す情報で、イベントとしてのDI(6) 、D8(
17)と共にROMアドレス(16^)〜(16E)を
構成する。そして、S3状態で上記ケース■が発生した
時、つまりROMアドレス“01011 ”(2進表示
で、先頭の“0°はDl、次の1′はD8、以下、“0
11”はステータスS3を示す)の内容のうち、レート
検出信号に対応するビットを有意にしておく。
時(S3状態で上記ケース■が発生した時)、レート検
出信号を発生する。 ′この遷移を実現する回路が
第1図であり、状態遷移はROMアドレス(18A)〜
(16E)の制御で実現し、ROM出力(15X) 〜
(157)は現在のステータス(Sl−S8のどれか)
を示す情報で、イベントとしてのDI(6) 、D8(
17)と共にROMアドレス(16^)〜(16E)を
構成する。そして、S3状態で上記ケース■が発生した
時、つまりROMアドレス“01011 ”(2進表示
で、先頭の“0°はDl、次の1′はD8、以下、“0
11”はステータスS3を示す)の内容のうち、レート
検出信号に対応するビットを有意にしておく。
なお、上記実施例では、レート検出信号発生のみを行っ
たがレート検出信号の発生とリセットの条件がそれぞれ
異なる時にも有効な手段となる。
たがレート検出信号の発生とリセットの条件がそれぞれ
異なる時にも有効な手段となる。
例えば“8ビツト中“O′が5ビット以上でレート検出
信号を発生し、0°が2ビツト以下でレート検出信号を
リセットする”場合の状態遷移表を′s3図に示す。こ
の時、回路は第1図と同じである。
信号を発生し、0°が2ビツト以下でレート検出信号を
リセットする”場合の状態遷移表を′s3図に示す。こ
の時、回路は第1図と同じである。
以上のように、この発明によれば、最新の入力データと
1つ前のステータスから最新のステータスを作成するR
OMを備え、そのアドレス制御により状態遷移を制御し
て、任意のサンプルビット数中、特定ビットが指定され
た個数以上または以下を検出するようにしたので、簡単
な回路で、コストダウンが図られ、応用のきくものが得
られる効果かある。
1つ前のステータスから最新のステータスを作成するR
OMを備え、そのアドレス制御により状態遷移を制御し
て、任意のサンプルビット数中、特定ビットが指定され
た個数以上または以下を検出するようにしたので、簡単
な回路で、コストダウンが図られ、応用のきくものが得
られる効果かある。
第1図はこの発明の一実施例による回路図、第2図はそ
の状態遷移表の説明図、第3図は他の実施例における状
態遷移表の説明図、第4図は従来の回路図である。 図中、(5)はレート検出信号、(6)は入力データ、
(11)はラッチ回路、(12)はROM 、 (1
3)は8ビツトシフタ。
の状態遷移表の説明図、第3図は他の実施例における状
態遷移表の説明図、第4図は従来の回路図である。 図中、(5)はレート検出信号、(6)は入力データ、
(11)はラッチ回路、(12)はROM 、 (1
3)は8ビツトシフタ。
Claims (1)
- 最新の入力データと1つ前のステータスから最新のステ
ータスを作成するROMを備え、そのアドレス制御によ
り状態遷移を制御して、任意のサンプルビット数中、特
定ビットが指定された個数以上または以下を検出するこ
とを特徴とする特定ビット含有率検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2115438A JPH0413338A (ja) | 1990-05-01 | 1990-05-01 | 特定ビット含有率検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2115438A JPH0413338A (ja) | 1990-05-01 | 1990-05-01 | 特定ビット含有率検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0413338A true JPH0413338A (ja) | 1992-01-17 |
Family
ID=14662564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2115438A Pending JPH0413338A (ja) | 1990-05-01 | 1990-05-01 | 特定ビット含有率検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0413338A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06276193A (ja) * | 1993-03-01 | 1994-09-30 | Internatl Business Mach Corp <Ibm> | 事象駆動インタフェースを構成し且つその出力を分析するシステム及び方法 |
JPH06291765A (ja) * | 1993-03-01 | 1994-10-18 | Internatl Business Mach Corp <Ibm> | 事象駆動インタフェース及び事象ベクトルの生成方法 |
JPH07221772A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 位置決定方法および装置 |
JPH07221754A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 負荷平衡および負荷分散のための通信システム |
JPH07221760A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | データ捕獲装置 |
JPH07221739A (ja) * | 1994-01-19 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 可用性を高めるためのデータ処理システムおよび方法 |
JPH07221753A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 動的経路指定装置 |
JPH07312594A (ja) * | 1993-03-01 | 1995-11-28 | Internatl Business Mach Corp <Ibm> | 情報収集方法、情報収集アーキテクチャ、データ通信ネットワークの制御システム及びデータ通信ネットワークの制御方法 |
-
1990
- 1990-05-01 JP JP2115438A patent/JPH0413338A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06276193A (ja) * | 1993-03-01 | 1994-09-30 | Internatl Business Mach Corp <Ibm> | 事象駆動インタフェースを構成し且つその出力を分析するシステム及び方法 |
JPH06291765A (ja) * | 1993-03-01 | 1994-10-18 | Internatl Business Mach Corp <Ibm> | 事象駆動インタフェース及び事象ベクトルの生成方法 |
JPH07312594A (ja) * | 1993-03-01 | 1995-11-28 | Internatl Business Mach Corp <Ibm> | 情報収集方法、情報収集アーキテクチャ、データ通信ネットワークの制御システム及びデータ通信ネットワークの制御方法 |
JPH07221739A (ja) * | 1994-01-19 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 可用性を高めるためのデータ処理システムおよび方法 |
JPH07221772A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 位置決定方法および装置 |
JPH07221754A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 負荷平衡および負荷分散のための通信システム |
JPH07221760A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | データ捕獲装置 |
JPH07221753A (ja) * | 1994-01-26 | 1995-08-18 | Internatl Business Mach Corp <Ibm> | 動的経路指定装置 |
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