JPH04123160A - 受信データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は受信データ処理システムに関し、特にＤＭＡ　
（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）転送方
式を使用した受信データ処理システムに関する。

従来技術 従来、ＤＭＡ転送方式を使用した受信データ処理システ
ムにおいては、システム内のマイクロプロセッサが介在
せずにメモリ内にデータか入力される。そして、マイク
ロプロセッサはＤＭＡ転送が終了した後、メモリ内に蓄
積された受信データに対してデータの検索を開始し、デ
ータパターンの検出後に次の処理を行っていた。

つまり、上述した従来の受信データシステムでは、ＤＭ
Ａ転送中にマイクロプロセッサは、データバスをＤＭＡ
コントローラに解放しているため、その転送中にはメモ
リをアクセスできない。よって、受信されたデータを一
旦メモリに蓄積し、その後にマイクロプロセッサによる
データ検索か行われるため、各種の制御等、次の処理が
即座に行えないという欠点かあった。

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的はＤＭＡ転送方式による場合であ
っても、マイクロプロセッサが即座に次の処理を行うこ
とができる受信データ処理システムを提供することであ
る。

発明の構成 本発明による受信データ処理システムは、ＤＭＡ方式に
よりデータか受信されるメモリと、前記データが特定値
を示したとき所定の処理を行うＣＰＵとを有する受信デ
ータ処理システムであって、前記メモリにデータか受信
されるとき該データと前記特定値とを比較する手段と、
この比較結果か一致を示したとき前記ＣＰＵに割込みを
発生する手段とを有することを特徴とする。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明による受信データ処理システムの一実施
例の構成を示すブロック図である。図において、本発明
の一実施例による受信データ処理システムは、システム
を制御するマイクロプロセッサ（以下、ＣＰＵと略す）
１と、ＤＭＡコントローラ（ＤＭＡＣ）２と、受信デー
タを格納するＲＡＭ３と、データを受信するシリアル入
出力ポート（５１０）４と、データパターン検出回路５
とを念んて構成されている。

本実施例のシステムにおいては、従来と異なり、ＲＡＭ
３への受信データの格納時にデータツクターン検出回路
５でデータ検出を行い、目的のデータパターンを検出し
た場合にはＣＰＵＩに割込みを発生するという動作か行
われる。これにより、ＤＭＡ転送中であってもＣＰＬＩ
］は即座に次の処理を行えるのである。

かかる構成からなる本実施例のシステムは、ＤＭＡ方式
でデータを受信するため、受信データ信号４１はＣＰＵ
Ｉを介さすにＲＡＭ３に格納される。この格納の時に用
いられるデータノ・ス３１内のデータをデータパターン
検出回路５においても取込み、予め設定された特定値と
の比較か行われる。そして、その比較結果か一致を示せ
ば、ＣＰＵ１に対して割込み５０を発生し、ＣＰＵＩは
即座に次の処理を行う。なお、比較結果か不一致の場合
は割込ろは発生しない。

また、データパターン検出回路５内には、図示せぬ比較
回路及び上述した特定値を保持するためのレジスタが設
けられている。そして、データノース３１のデータと特
定値とを比較する動作が行われ、その結果に応してデー
タパターン検出回路５は上述のように割込み５０を発生
するのである。

本実施例においては、データバス３１は８ビツトであり
、その８ビツトを図示せぬＤ型フリップフロップでラッ
チして比較回路によりパラレル形式での比較が行われる
のである。なお、−旦シリアル形式に変換し、その後に
比較しても良い。

データパターン検出回路５内の特定値は、予め設計段階
において定められた値であり、この特定値が受信された
とき、ＣＰＵ１は送信相手側に応答信号やウェイト信号
を送出するのである。つまり、この特定値か受信された
とき、データパターン検出回路５は割込み５０を発生す
るため、ＣＰＵ１はデータ検索をせす、即座にその送出
処理を行うことができるのである。なお、応答信号等の
送出処理の他、特定値の設定に応じてＣＰＵＩは各種の
処理を即座に行うことができるのである。

また、周知のＤＩＰ型スイッチを設け、データパターン
検出回路５における基準データパターンを外部操作によ
り設定できるようにすれば、割込み発生の条件を柔軟に
変更することができる。また、ＣＰＵから基準データパ
ターンを設定しても良い。

次に、第２図を参照して受信動作を説明する。

第２図は第１図のシステムの動作を示すタイムチャート
である。

図において、受信データ信号４１を受信すると、シリア
ル入出力ポート４は、ＤＭＡコントローラ２にＤＭＡ要
求信号（ＤＭＡ　ＲＱ）　４０を送出し、ＤＭＡ転送の
開始を要求する。ＤＭＡコントローラ２は、データバス
ホールト要求信号（ＢｔｌＳｌｌＯＬＤ　ＲＱ）２０を
送出し、ＣＰＵＩに対してデータバス３１の解放を要求
する。ＣＰＵＩは、その応答としてデータバスホールド
応答信号（ＢｔｌＳＩＩＯＬＤ　ＡＣＫ）　１０を送出
し、ＤＭＡコントローラ２にデータバス３１の解放を通
知する。ＤＭＡコントローラ２はデータ受信を制御する
ため、ＤＭＡ応答信号（ＤＭＡ八Ｃへ）４２を出力する
と同時にシリアル入出力ポート４に対してアクティブロ
ウのＩ１０リート信号（ＩＯＲＤ）　１２を出力し、Ｒ
ＡＭ３に対してアクティブロウのメモリライト信号（Ｍ
ＷＲ）１３を出力する。これにより、シリアル入出力ボ
ート４て受信されたデータはデータバス３１に出力され
、ＲＡＭ３に格納される。なお、Ｉ１０ライト信号（Ｉ
ＯＷＲ）　１１及びメモリリード信号１４は本システム
から外部への受信時に出力されるため、ここではそれら
の説明を省略する。

データバス３１にデータが出力されると上述のようにデ
ータパターン検出回路５で特定値との比較が行われる。

データパターン検出回路５は、ＤＭＡ転送転送−データ
バス３１視し、ＤＭＡ応答信号（ＤＭＡ八Ｃへ）４２の
タイミングで受信データを取込んでいく。そして、目的
のデータパターンを検出したとき、すなわち特定値との
比較結果が一致を示したときにデータパターン検出回路
５から割込み信号５０が送出される。この割込み信号５
０はＣＰＵＩのＩ　Ｎ　Ｔ　（ＩＮＴＥＲＲＵＰＴ　）
端子に伝えられる。このタイミングを示したものが期間
Ａである。

一方、目的のデータパターンが検出されなか一〕だとき
、すなわち特定値との比較結果が不一致を示したとき、
割込み信号５０は送出されない。このタイミングを示し
たものが期間Ｂである。

なお、本実施例においては、データパターン検出回路５
に設定される特定値は１種類であるか、４種類等の複数
種類にしても良い。この場合には、その種類に対応して
データパターン検出回路の数を増やし、特定値を別々に
設定しておけば良い。

発明の詳細 な説明したように本発明は、ＤＭＡ転送中のデータバス
を監視し、特定のパターンを検出したときにＣＰＵに割
込みを発生させる二とにより、その割込みを受けたＣＰ
Ｕは次の処理を即座に実行できるという効果かある。

【図面の簡単な説明】

第１図は本発明の実施例による受信データ処理システム
の構成を示すブロック図、第２図は第１図の動作を示す
タイムチャートである。 主要部分の符号の説明 １・・・・・・マイクロプロセッサ ２・・・・・・ＤＭＡコントローラ ３・・・・・・ＲＡＭ ４・・・・・・シリアル入出力ポート ５・・・・・・データパターン検出回路出願人　日本電
気株式会社（外１名）

Claims (1)

【特許請求の範囲】
1. （１）ＤＭＡ方式によりデータが受信されるメモリと、
   前記データが特定値を示したとき所定の処理を行うＣＰ
   Ｕとを有する受信データ処理システムであって、前記メ
   モリにデータが受信されるとき該データと前記特定値と
   を比較する手段と、この比較結果が一致を示したとき前
   記ＣＰＵに割込みを発生する手段とを有することを特徴
   とする受信データ処理システム。