JPH0454544A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH0454544A JPH0454544A JP16371890A JP16371890A JPH0454544A JP H0454544 A JPH0454544 A JP H0454544A JP 16371890 A JP16371890 A JP 16371890A JP 16371890 A JP16371890 A JP 16371890A JP H0454544 A JPH0454544 A JP H0454544A
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- request
- circuit
- access request
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリアクセス制御装置に関し、特に複数の処
理装置からのメモリアクセス要求に対して優先制御を行
って逐次処理するメモリアクセス制御装置に関する。
理装置からのメモリアクセス要求に対して優先制御を行
って逐次処理するメモリアクセス制御装置に関する。
従来技術 。
近年、ベクトルデータを高速演算処理する中央処理装置
を有する計算機システムでは、大容量のメモリを有し、
中央処理装置の処理性能を最大限に引き出すために、中
央処理装置からのメモリスルーブツトを高めているシス
テムが多く、また−般の計算機システムと比べると、入
出力処理装置からのメモリスルーブツトが相対的に低い
システムが多い。
を有する計算機システムでは、大容量のメモリを有し、
中央処理装置の処理性能を最大限に引き出すために、中
央処理装置からのメモリスルーブツトを高めているシス
テムが多く、また−般の計算機システムと比べると、入
出力処理装置からのメモリスルーブツトが相対的に低い
システムが多い。
上記のような計算機システムにおけるメモリ制御装置で
は、高速演算器を有する中央処理装置からのメモリアク
セスに対して同時に複数のデータをアクセスできるよう
な手段を設け、１つのメモリアクセス要求処理が短時間
で終了するようにしてスルーブツトを高め、中には中央
処理装置からのメモリアクセス要求と入出力処理装置か
らのメモリアクセス要求とが競合した場合、一般システ
ムとは異なって中央処理装置がらのメモリアクセス要求
を優先的に処理するよう制御しているものもある。
は、高速演算器を有する中央処理装置からのメモリアク
セスに対して同時に複数のデータをアクセスできるよう
な手段を設け、１つのメモリアクセス要求処理が短時間
で終了するようにしてスルーブツトを高め、中には中央
処理装置からのメモリアクセス要求と入出力処理装置か
らのメモリアクセス要求とが競合した場合、一般システ
ムとは異なって中央処理装置がらのメモリアクセス要求
を優先的に処理するよう制御しているものもある。
このような従来のメモリアクセス制御装置では、大規模
なデータを扱うために外部記憶装置との間でデータ入出
力の必要か生じ、メモリスループットが比較的低い入出
力処理装置からのメモリアクセス要求の負荷が一時的に
高まった場合、入出力処理装置からのメモリアクセス要
求よりも中央処理装置からのメモリアクセス要求が優先
的に処理されると、入出力処理装置からのメモリアクセ
ス要求が長く待たされるような状況に陥ってしまうこと
がある。
なデータを扱うために外部記憶装置との間でデータ入出
力の必要か生じ、メモリスループットが比較的低い入出
力処理装置からのメモリアクセス要求の負荷が一時的に
高まった場合、入出力処理装置からのメモリアクセス要
求よりも中央処理装置からのメモリアクセス要求が優先
的に処理されると、入出力処理装置からのメモリアクセ
ス要求が長く待たされるような状況に陥ってしまうこと
がある。
特に、装置の構造上アクセスタイミングの重要な磁気デ
ィスク装置などの外部記憶装置に対する入出力処理であ
る場合には、入出力処理装置からのメモリアクセス要求
待ちが続くと、ハードウェアやソフトウェアによる再試
行を何度か行っても、ディスクのオーバランなどの状況
に陥ってしまうという欠点がある。
ィスク装置などの外部記憶装置に対する入出力処理であ
る場合には、入出力処理装置からのメモリアクセス要求
待ちが続くと、ハードウェアやソフトウェアによる再試
行を何度か行っても、ディスクのオーバランなどの状況
に陥ってしまうという欠点がある。
このような場合には、適切なメモリアクセス要求制御が
必要とされる。
必要とされる。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、負荷の偏ったメモリアクセス要求処理を
回避することができ、バランスのよいメモリスループッ
トのシステムとすることができるメモリアクセス制御装
置の提供を目的とする。
されたもので、負荷の偏ったメモリアクセス要求処理を
回避することができ、バランスのよいメモリスループッ
トのシステムとすることができるメモリアクセス制御装
置の提供を目的とする。
発明の構成
本発明によるメモリアクセス制御装置は、第１および第
２の処理装置に共通に設けられたメモリに対するアクセ
スの優先制御を行うメモリアクセス制御装置であって、
前記第１および第２の処理装置の間でアクセス要求の競
合が発生し、前記第１の処理装置からの前記アクセス要
求が連続して処理されるとき、前記第１の処理装置の処
理回数を計数する計数手段と、前記計数手段の計数値と
予め設定された所定値とを比較する比較手段と、前記比
較手段により一致が検出されたとき、前記第２の処理装
置からの前記アクセス要求を処理するよう制御するｆ＃
ｑ御手投手段有することを特徴とする。
２の処理装置に共通に設けられたメモリに対するアクセ
スの優先制御を行うメモリアクセス制御装置であって、
前記第１および第２の処理装置の間でアクセス要求の競
合が発生し、前記第１の処理装置からの前記アクセス要
求が連続して処理されるとき、前記第１の処理装置の処
理回数を計数する計数手段と、前記計数手段の計数値と
予め設定された所定値とを比較する比較手段と、前記比
較手段により一致が検出されたとき、前記第２の処理装
置からの前記アクセス要求を処理するよう制御するｆ＃
ｑ御手投手段有することを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、要求コード選択回路１は信号線１００
を介して供給される中央処理装置（図示せず）からのメ
モリアクセス要求の種類を示すコードと、信号線ｌＯ１
を介して供給される入出力処理装置（図示せず）からの
メモリアクセス要求の種類を示すコードとのうち一方を
、信号線１８１を介して要求選択制御回路３から供給さ
れる選択指示信号に応じて選択し、選択したコードを信
号線ｉｌｌを介して要求処理回路２に送出する。
る。図において、要求コード選択回路１は信号線１００
を介して供給される中央処理装置（図示せず）からのメ
モリアクセス要求の種類を示すコードと、信号線ｌＯ１
を介して供給される入出力処理装置（図示せず）からの
メモリアクセス要求の種類を示すコードとのうち一方を
、信号線１８１を介して要求選択制御回路３から供給さ
れる選択指示信号に応じて選択し、選択したコードを信
号線ｉｌｌを介して要求処理回路２に送出する。
すなわち、要求コード選択回路１では要求選択制御回路
３からの選択指示信号が論理値“０°のときに中央処理
装置からのメモリアクセス要求のコードを選択し、要求
選択制御回路３からの選択指示信号が論理値“１”のと
きに入出力処理装置からのメモリアクセス要求のコード
を選択する。
３からの選択指示信号が論理値“０°のときに中央処理
装置からのメモリアクセス要求のコードを選択し、要求
選択制御回路３からの選択指示信号が論理値“１”のと
きに入出力処理装置からのメモリアクセス要求のコード
を選択する。
要求処理回路２は信号線ｔＵを介して要求コード選択回
路１から供給されるメモリアクセス要求のコードに基づ
いて、信号線１２２を介してメモリ７に対するアクセス
処理を行う。
路１から供給されるメモリアクセス要求のコードに基づ
いて、信号線１２２を介してメモリ７に対するアクセス
処理を行う。
また、要求処理回路２はメモリ７に対するアクセス処理
が行われているときに論理値“１”を信号線１２１を介
して要求選択制御回路３に出力し、メモリ７に対するア
クセス処理が完了したときに論理値“０”を信号線１２
１を介して要求選択制御回路３に出力する。
が行われているときに論理値“１”を信号線１２１を介
して要求選択制御回路３に出力し、メモリ７に対するア
クセス処理が完了したときに論理値“０”を信号線１２
１を介して要求選択制御回路３に出力する。
要求選択制御回路３は信号線１０２を介して供給される
中央処理装置からのメモリアクセス要求または信号線１
０３を介して供給される入出力処理装置からのメモリア
クセス要求を受取ると、処理すべきメモリアクセス要求
を決定して選択指示信号を信号線１３１を介して要求コ
ード選択回路１に出力する。
中央処理装置からのメモリアクセス要求または信号線１
０３を介して供給される入出力処理装置からのメモリア
クセス要求を受取ると、処理すべきメモリアクセス要求
を決定して選択指示信号を信号線１３１を介して要求コ
ード選択回路１に出力する。
要求選択制御回路３に対して中央処理装置または入出力
処理装置からメモリアクセス要求が供給される場合、要
求選択制御回路３はメモリアクセス要求を送ってきた装
置からのメモリアクセス要求を選択するように制御する
。
処理装置からメモリアクセス要求が供給される場合、要
求選択制御回路３はメモリアクセス要求を送ってきた装
置からのメモリアクセス要求を選択するように制御する
。
また、中央処理装置からのメモリアクセス要求と入出力
処理装置からのメモリアクセス要求とが競合した場合、
基本的には要求選択制御回路３が入出力処理装置からの
メモリアクセス要求を優先的に選択するように制御する
が、その競合が４回連続して発生し、その間連続して入
出力処理装置からのメモリアクセス要求か優先的に選択
された後に５回目の競合が発生すると、要求選択制御回
路３は中央処理装置からのメモリアクセス要求を優先的
に選択するように制御する。
処理装置からのメモリアクセス要求とが競合した場合、
基本的には要求選択制御回路３が入出力処理装置からの
メモリアクセス要求を優先的に選択するように制御する
が、その競合が４回連続して発生し、その間連続して入
出力処理装置からのメモリアクセス要求か優先的に選択
された後に５回目の競合が発生すると、要求選択制御回
路３は中央処理装置からのメモリアクセス要求を優先的
に選択するように制御する。
カウンタ回路４は３ビツトのカウンタて、中央処理装置
からのメモリアクセス要求と入出力処理装置からのメモ
リアクセス要求との競合が連続して発生している場合に
、それまで何回連続して入出力処理装置からのメモリア
クセス要求を優先的に選択したかをカウントしており、
信号線１３２を介して要求選択制御回路３からカウンタ
更新指示信号か入力される毎に＋１ずつカウントアツプ
し、信号線１３３を介して要求選択制御回路３からリセ
ット信号が人力されると、オール“０”にリセットされ
る。
からのメモリアクセス要求と入出力処理装置からのメモ
リアクセス要求との競合が連続して発生している場合に
、それまで何回連続して入出力処理装置からのメモリア
クセス要求を優先的に選択したかをカウントしており、
信号線１３２を介して要求選択制御回路３からカウンタ
更新指示信号か入力される毎に＋１ずつカウントアツプ
し、信号線１３３を介して要求選択制御回路３からリセ
ット信号が人力されると、オール“０”にリセットされ
る。
レジスタ５にはシステム立上げ時に予め設定された所定
値が保持され、その所定値を信号線１５＋を介してチエ
ツク回路６に送出する。
値が保持され、その所定値を信号線１５＋を介してチエ
ツク回路６に送出する。
本実施例では、中央処理装置からのメモリアクセス要求
と入出力処理装置からのメモリアクセス要求との競合か
連続し、入出力処理装置からのメモリアクセス要求を４
回連続して優先的に選択した後に５回目の競合が発生し
た場合に、中央処理装置からのメモリアクセス要求を優
先的に選択させるように要求選択制御回路３が制御する
ためにレジスタ５には所定値“４”が保持されている。
と入出力処理装置からのメモリアクセス要求との競合か
連続し、入出力処理装置からのメモリアクセス要求を４
回連続して優先的に選択した後に５回目の競合が発生し
た場合に、中央処理装置からのメモリアクセス要求を優
先的に選択させるように要求選択制御回路３が制御する
ためにレジスタ５には所定値“４”が保持されている。
チエツク回路６は信号線１４１を介して供給されるカウ
ンタ回路４からのカウント値と信号線＋５１を介して供
給されるレジスタ５からの所定値とを比較し、それらの
値が一致したときに信号線１６１を介して要求選択制御
回路３に一致信号を出力する。
ンタ回路４からのカウント値と信号線＋５１を介して供
給されるレジスタ５からの所定値とを比較し、それらの
値が一致したときに信号線１６１を介して要求選択制御
回路３に一致信号を出力する。
すなわち、チエツク回路６は入出力処理装置からのメモ
リアクセス要求が優先的に４回連続して選択されたこと
を検出すると、要求選択制御回路３に一致信号を出力す
る。
リアクセス要求が優先的に４回連続して選択されたこと
を検出すると、要求選択制御回路３に一致信号を出力す
る。
第２図は第１図の要求選択制御回路３における優先制御
論理を示す図である。図において、中央処理装置からの
メモリアクセス要求によりメモリ７に対するアクセス処
理が行われているときに、中央処理装置からのメモリア
クセス要求と入出力処理装置からのメモリアクセス要求
との競合が発生すると、要求選択制御回路３から要求コ
ード選択回路１への選択指示信号として論理値“１”が
出力されるので、要求コード選択回路１では入出力処理
装置からのメモリアクセス要求の種類を示すコードが選
択され、該コードによりメモリ７に対するアクセス処理
が行われる。
論理を示す図である。図において、中央処理装置からの
メモリアクセス要求によりメモリ７に対するアクセス処
理が行われているときに、中央処理装置からのメモリア
クセス要求と入出力処理装置からのメモリアクセス要求
との競合が発生すると、要求選択制御回路３から要求コ
ード選択回路１への選択指示信号として論理値“１”が
出力されるので、要求コード選択回路１では入出力処理
装置からのメモリアクセス要求の種類を示すコードが選
択され、該コードによりメモリ７に対するアクセス処理
が行われる。
このとき、要求選択制御回路３からカウンタ回路４への
カウンタ更新指示信号として論理値“１”が出力される
ので、カウンタ回路４てはカウント値が＋１カウントア
ツプされる。
カウンタ更新指示信号として論理値“１”が出力される
ので、カウンタ回路４てはカウント値が＋１カウントア
ツプされる。
一方、入出力処理装置からのメモリアクセス要求により
メモリ７に対するアクセス処理が行われているときに、
中央処理装置からのメモリアクセス要求と入出力処理装
置からのメモリアクセス要求との競合が発生し、チエツ
ク回路６からの一致信号が論理値“０”であれば、要求
選択制御回路３から要求コード選択回路１への選択指示
信号として論理値“１”か出力されるので、要求コード
選択回路１ては入出力処理装置からのメモリアクセス要
求の種類を示すコードが選択され、該コードによりメモ
リ７に対するアクセス処理が行われる。
メモリ７に対するアクセス処理が行われているときに、
中央処理装置からのメモリアクセス要求と入出力処理装
置からのメモリアクセス要求との競合が発生し、チエツ
ク回路６からの一致信号が論理値“０”であれば、要求
選択制御回路３から要求コード選択回路１への選択指示
信号として論理値“１”か出力されるので、要求コード
選択回路１ては入出力処理装置からのメモリアクセス要
求の種類を示すコードが選択され、該コードによりメモ
リ７に対するアクセス処理が行われる。
このとき、要求選択制御回路３からカウンタ回路４への
カウンタ更新指示信号として論理値“１′が出力される
ので、カウンタ回路４てはカウント値が＋１カウントア
ツプされる。
カウンタ更新指示信号として論理値“１′が出力される
ので、カウンタ回路４てはカウント値が＋１カウントア
ツプされる。
また、チエツク回路６からの一致信号が論理値“１”で
あれば、要求選択制御回路３がら要求コ−Ｆ選択回路１
への選択指示信号として論理値“０”か出力されるので
、要求コード選択回路１ては中央処理装置からのメモリ
アクセス要求の種類を示すコードか選択され、該コード
によりメモリ７に対するアクセス処理が行われる。
あれば、要求選択制御回路３がら要求コ−Ｆ選択回路１
への選択指示信号として論理値“０”か出力されるので
、要求コード選択回路１ては中央処理装置からのメモリ
アクセス要求の種類を示すコードか選択され、該コード
によりメモリ７に対するアクセス処理が行われる。
このとき、要求選択制御回路３からカウンタ回路４への
カウンタ更新指示信号として論理値“０”が出力される
ので、カウンタ回路４のカウント値がリセットされる。
カウンタ更新指示信号として論理値“０”が出力される
ので、カウンタ回路４のカウント値がリセットされる。
第３図は本発明の一実施例の動作を示すタイムチャート
である。図において、Ｅｌ−Ｅ７は入出力処理装置およ
び中央処理装置からのメモリアクセス要求によるメモリ
７に対するアクセス処理を示し、ｗｔ−ｗｅはメモリア
クセス要求の処理待ちを示している。
である。図において、Ｅｌ−Ｅ７は入出力処理装置およ
び中央処理装置からのメモリアクセス要求によるメモリ
７に対するアクセス処理を示し、ｗｔ−ｗｅはメモリア
クセス要求の処理待ちを示している。
また、■〜■は中央処理装置からのメモリアクセス要求
と入出力処理装置からのメモリアクセス要求との競合の
発生回数を示しており、矢印は競合タイミングを示して
いる。
と入出力処理装置からのメモリアクセス要求との競合の
発生回数を示しており、矢印は競合タイミングを示して
いる。
これら第１図〜第３図を用いて本発明の一実施例の動作
について説明する。
について説明する。
入出力処理装置からのメモリアクセス要求によりメモリ
７に対するアクセス処理（第３図のアクセス処理Ｅｌ）
が行われているときに、中央処理装置からのメモリアク
セス要求と入出力処理装置からのメモリアクセス要求と
の競合（第３図の競合■）が発生した場合、チエツク回
路６からの一致信号が論理値“０”であれば、要求選択
制御回路３から要求コード選択回路１への選択指示信号
として論理値“１”か出力される。
７に対するアクセス処理（第３図のアクセス処理Ｅｌ）
が行われているときに、中央処理装置からのメモリアク
セス要求と入出力処理装置からのメモリアクセス要求と
の競合（第３図の競合■）が発生した場合、チエツク回
路６からの一致信号が論理値“０”であれば、要求選択
制御回路３から要求コード選択回路１への選択指示信号
として論理値“１”か出力される。
したがって、このとき要求コード選択回路ｌでは処理待
ち（第３図の処理待ちＷｌ）となっている入出力処理装
置からのメモリアクセス要求のコードが選択され、該メ
モリアクセス要求のコードによりメモリ７に対するアク
セス処理（第３図のアクセス処理Ｅ２）が行われる。
ち（第３図の処理待ちＷｌ）となっている入出力処理装
置からのメモリアクセス要求のコードが選択され、該メ
モリアクセス要求のコードによりメモリ７に対するアク
セス処理（第３図のアクセス処理Ｅ２）が行われる。
このとき、要求選択制御回路３からカウンタ回路４への
カウンタ更新指示信号として論理値“１”が出力される
ので、カウンタ回路４のカウント値が＋１カウントアツ
プされて“１”となる。
カウンタ更新指示信号として論理値“１”が出力される
ので、カウンタ回路４のカウント値が＋１カウントアツ
プされて“１”となる。
以下、チエツク回路６がらの一致信号が論理値“１”と
なるまで、すなわち中央処理装置からのメモリアクセス
要求と入出力処理装置からのメモリアクセス要求との５
回目の競合（第３図の競合■）が発生し、カウンタ回路
４のカウント値が“４”となって、チエツク回路６てカ
ウンタ回路４のカウント値とレジスタ５の所定値との一
致が検出されるまで、上述の処理動作と同様にして、入
出力処理装置からのメモリアクセス要求のコードが選択
され、該メモリアクセス要求のコードによりメモリ７に
対するアクセス処理（第３図のアクセス処理Ｅ３〜Ｅ５
）が行われる。
なるまで、すなわち中央処理装置からのメモリアクセス
要求と入出力処理装置からのメモリアクセス要求との５
回目の競合（第３図の競合■）が発生し、カウンタ回路
４のカウント値が“４”となって、チエツク回路６てカ
ウンタ回路４のカウント値とレジスタ５の所定値との一
致が検出されるまで、上述の処理動作と同様にして、入
出力処理装置からのメモリアクセス要求のコードが選択
され、該メモリアクセス要求のコードによりメモリ７に
対するアクセス処理（第３図のアクセス処理Ｅ３〜Ｅ５
）が行われる。
チエツク回路６からの一致信号が論理値“１”となると
、要求選択制御回路３がら要求コード選択回路１への選
択指示信号が論理値“０”となるので、要求コード選択
回路１では中央処理装置がらのメモリアクセス要求のコ
ードが選択され、該メモリアクセス要求のコードにより
メモリ７に対するアクセス処理（第３図のアクセス処理
Ｅ７）が行われる。
、要求選択制御回路３がら要求コード選択回路１への選
択指示信号が論理値“０”となるので、要求コード選択
回路１では中央処理装置がらのメモリアクセス要求のコ
ードが選択され、該メモリアクセス要求のコードにより
メモリ７に対するアクセス処理（第３図のアクセス処理
Ｅ７）が行われる。
このとき、要求選択制御回路３からカウンタ回路４への
カウンタ更新指示信号として論理値“０”が出力される
ので、カウンタ回路４のカウント値がリセットされる。
カウンタ更新指示信号として論理値“０”が出力される
ので、カウンタ回路４のカウント値がリセットされる。
よって、中央処理装置からのメモリアクセス要求と入出
力処理装置からのメモリアクセス要求との競合が発生し
た場合、入出力処理装置からのメモリアクセス要求が優
先的に４回連続して選択された後に、中央処理装置から
のメモリアクセス要求が優先的に選択されて処理される
ので、メモリスループットが比較的低い入出力処理装置
からのメモリアクセス要求が長く待たされるようなこと
がなくなり、入出力処理装置からのメモリアクセス要求
の負荷が一時的に高まるということがなくなるので、負
荷の偏ったメモリアクセス要求処理を回避することがで
き、バランスのよいメモリスルーブツトの計算機システ
ムとすることができる。
力処理装置からのメモリアクセス要求との競合が発生し
た場合、入出力処理装置からのメモリアクセス要求が優
先的に４回連続して選択された後に、中央処理装置から
のメモリアクセス要求が優先的に選択されて処理される
ので、メモリスループットが比較的低い入出力処理装置
からのメモリアクセス要求が長く待たされるようなこと
がなくなり、入出力処理装置からのメモリアクセス要求
の負荷が一時的に高まるということがなくなるので、負
荷の偏ったメモリアクセス要求処理を回避することがで
き、バランスのよいメモリスルーブツトの計算機システ
ムとすることができる。
このように、カウンタ回路４のカウント値とレジスタ５
の所定値との一致かチエツク回路６により検出されたと
き、要求コード選択回路１て中央処理装置からのメモリ
アクセス要求のコードを選択するようにすることによっ
て、負荷の偏ったメモリアクセス要求処理を回避するこ
とかでき、バランスのよいメモリスループットの計算機
システムとすることができる。
の所定値との一致かチエツク回路６により検出されたと
き、要求コード選択回路１て中央処理装置からのメモリ
アクセス要求のコードを選択するようにすることによっ
て、負荷の偏ったメモリアクセス要求処理を回避するこ
とかでき、バランスのよいメモリスループットの計算機
システムとすることができる。
尚、本発明の一実施例では中央処理装置からのメモリア
クセス要求と入出力処理装置からのメモリアクセス要求
との競合が生ずる場合について述べたが、複数の入出力
処理装置間でのメモリアクセス要求の競合が生ずる場合
にも適用することができる。
クセス要求と入出力処理装置からのメモリアクセス要求
との競合が生ずる場合について述べたが、複数の入出力
処理装置間でのメモリアクセス要求の競合が生ずる場合
にも適用することができる。
また、本発明の一実施例ではレジスタ５に設定する所定
値を“４”としたが、この所定値は正の整数であればい
くってもよく、これらに限定されない。
値を“４”としたが、この所定値は正の整数であればい
くってもよく、これらに限定されない。
発明の詳細
な説明したように本発明によれば、ある処理装置からの
メモリアクセス要求が優先的に処理された回数を計数し
、その計数値か予め設定された所定値を越えたときに他
の処理装置からのメモリアクセス要求に切換えて処理す
るようにすることによって、負荷の偏・ったメモリアク
セス要求処理を回避することかでき、バランスのよいメ
モリスループットのシステムとすることができるという
効果がある。
メモリアクセス要求が優先的に処理された回数を計数し
、その計数値か予め設定された所定値を越えたときに他
の処理装置からのメモリアクセス要求に切換えて処理す
るようにすることによって、負荷の偏・ったメモリアク
セス要求処理を回避することかでき、バランスのよいメ
モリスループットのシステムとすることができるという
効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の要求選択制御回路における優先制御論理
を示す図、第３図は本発明の一実施例の動作を示すタイ
ムチャートである。 主要部分の符号の説明 １・・・・・・要求コード選択回路 ２・・・・・要求処理回路 ３・・・・・要求選択制御回路 ４・・・・・・カウンタ回路 ５・・・・・・レジスタ ６・・・・・・チエツク回路
２図は第１図の要求選択制御回路における優先制御論理
を示す図、第３図は本発明の一実施例の動作を示すタイ
ムチャートである。 主要部分の符号の説明 １・・・・・・要求コード選択回路 ２・・・・・要求処理回路 ３・・・・・要求選択制御回路 ４・・・・・・カウンタ回路 ５・・・・・・レジスタ ６・・・・・・チエツク回路
Claims (1)
- （１）第１および第２の処理装置に共通に設けられたメ
モリに対するアクセスの優先制御を行うメモリアクセス
制御装置であって、前記第１および第２の処理装置の間
でアクセス要求の競合が発生し、前記第１の処理装置か
らの前記アクセス要求が連続して処理されるとき、前記
第１の処理装置の処理回数を計数する計数手段と、前記
計数手段の計数値と予め設定された所定値とを比較する
比較手段と、前記比較手段により一致が検出されたとき
、前記第２の処理装置からの前記アクセス要求を処理す
るよう制御する制御手段とを有することを特徴とするメ
モリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16371890A JPH0454544A (ja) | 1990-06-21 | 1990-06-21 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16371890A JPH0454544A (ja) | 1990-06-21 | 1990-06-21 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454544A true JPH0454544A (ja) | 1992-02-21 |
Family
ID=15779332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16371890A Pending JPH0454544A (ja) | 1990-06-21 | 1990-06-21 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001363A1 (fr) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial, Co., Ltd. | Dispositif et procede de commande de memoire |
-
1990
- 1990-06-21 JP JP16371890A patent/JPH0454544A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001363A1 (fr) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial, Co., Ltd. | Dispositif et procede de commande de memoire |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6553487B1 (en) | Device and method for performing high-speed low overhead context switch | |
| US6618780B1 (en) | Method and apparatus for controlling interrupt priority resolution | |
| JPH0454544A (ja) | メモリアクセス制御装置 | |
| JP2000187636A (ja) | Ｄｍａ転送システム | |
| JP3105554B2 (ja) | 割込みコントローラ | |
| JP3982077B2 (ja) | マルチプロセッサシステム | |
| JPH0271327A (ja) | ソート処理装置 | |
| JPH04123160A (ja) | 受信データ処理システム | |
| JPS59177656A (ja) | プログラム切替制御装置 | |
| JP2720427B2 (ja) | ベクトル処理装置 | |
| JPH02143361A (ja) | 処理順序決定回路 | |
| JP2635863B2 (ja) | 中央処理装置 | |
| JPH01226061A (ja) | 中央処理装置割込み方式 | |
| JP2913702B2 (ja) | マルチプロセッサシステムのアクセス受付制御方式 | |
| JP2876629B2 (ja) | データ処理装置 | |
| JPH09134294A (ja) | 割り込み制御回路 | |
| JPS61288232A (ja) | 出力命令制御方式 | |
| JPH0831075B2 (ja) | データ転送装置 | |
| JPH0328962A (ja) | スコアボードによるアライン制御方式 | |
| JPH04270438A (ja) | 割込制御方式 | |
| JPH0736820A (ja) | Ｉ／ｏ制御装置 | |
| JPS60178547A (ja) | デ−タ処理方式 | |
| JPS59226925A (ja) | バツフア制御装置 | |
| JPH0375849A (ja) | 記憶アクセス制御方式 | |
| JPH05210515A (ja) | 命令の割込み優先処理装置 |