JPH0328962A - スコアボードによるアライン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 １マシンサイクル中に、複数個のベクトルエレメントか
らなるリクエストブロックを、同時に処理する並列ベク
トル計算機システムにおいて、少なくとも、リクエスト
発生回路と，プライオリティ制御回路と，アライン回路
，及び、ロードレジスタスタック（ＬＲＳ）とを備えて
、ベクトルユニット（ＶＵ）に対して、ベクトルデータ
（配列データ）を主記憶装置（ＭＳＵ）からベクトルレ
ジスタ（ＶＲ）にロードするロードパイプラインにおけ
るアライン制御方式に関し、 上記プライオリティ制御回路では、エレメント間の優先
順序関係に制限を設けることなく、主記憶装置のアクセ
ス単位にアクセスを行う際のアライン制御を効率よく行
うことを目的とし、上記リクエストブロック内の各ベク
トルエレメントに対応して、データ出力通知信号（ＤＯ
Ｗ−ＶＯ〜）を保持しておくスコアボードを、上記リク
エストブロック内のエレメント数と，上記プライオリテ
ィ制御回路の入力ポート数とで決まり、該プライオリテ
ィ制御回路に同時に参加するリクエストブロック数の分
だけ待つスコアボード回路と、上記スコアボード回路に
、上記データ出力通知信号（（ｌＯＷ−　１７０〜）と
，上記スコアボード内の情報から、上記ロードレジスタ
スタック（ＬＲＳ）からの読み出しを決定する論理機構
とを備えて、上記スコアボード回路の上記論理機構から
の出力信号のに基づいて、上記ロードレジスタスタック
（ＬＲＳ）からベクトルレジスタへの読み出しをｗＪ御
するように構威する． 〔産業上の利用分野〕 本発明は、■マシンサイクル中に、複数個のベクトルエ
レメントからなるリクエストブロックを、同時に処理す
る並列ベクトル計算機システムにおいて、少なくとも、
リクエスト発土回路と，プライオリティ制御回路と，ア
ライン回路，及び、ロードレジスタスタック（Ｌｌ？Ｓ
）とを備え、ベクトルユニット（ＶＩＪ）に対して、ベ
クトルデータ　（配列データ）を主記憶装！　（ＭＳＵ
）がらベクトルレジスタ（Ｖｌ？）にロードするロード
バイブラインにおけるアライン制御方式に関する。

最近のデータ処理の複雑化，データ処理の量の増大化に
ともなって、データ処理装置の処理能カの向上に対する
要求は益々強くなっており、ベクトル計’ＪＫＩＩＡシ
ステムに代表される、所謂、スーパーコンピュータに対
しても同じであり、例えば、同時に、複数個のエレメン
トを読み出すことを行うのが一般的になっている． このような、１マシンサイクル中に、複数個のベクトル
エレメントからなるリクエストブロックを、同時に処理
する並列ベクトル計算機システムにおいては、主記憶装
置（ＭＳＵ）との間のデータ転送のスループットを向上
させる為に、本願出願人は、特願昭６２−３１４７４５
号で、プログラムを実行する上で規定されるエレメント
間の順序を保証しながら、該主記憶装置（ＭＳＵ）に対
するアクセスを効率よく行う方式として、毎マシンサイ
クル毎に、任意のエレメントを順次発信できる主記憶ア
クセス制御方式を開示している． この方式では、該主記憶装置（ＭＳＵ）に対するアクセ
スの順序がランダムである為、咳主記憶装置０１ＳＵ）
から読み出されたデータをエレメント順に並び替え、然
るべきタイミング迄ロードレジスタスタック（ＬＲＳ）
に保持しておいて、効率よく、該ロードレジスタスタッ
ク（ＬＲＳ）からベクトルレジスタ（ＶＲ）に読み出す
ことができるアライン制御方式が必要とされる． 〔従来の技術と発明が解決しようとする課題〕第３図は
並列ベクトル計算機の構威例を示した図であり、第４図
は従来の主記憶アクセス制１２Ｉ方式を説明する図であ
り、第５図は従来のアライン制御方式を説明する図であ
る． 一般に、ベクトル計算機は、第３図に示したように、汎
用計算機の中央処理装ｆ　（ＣＰＵ）に相当するスカラ
ユニット（ＳＵ）　８と、主記憶装置（ＭＳＵ）　７と
、ベクトルデータを格納する為のベクトルレジスタ（Ｖ
Ｒ）　５と、上記主記憶装！（ＭＳＵ）　７からベクト
ルデータを読み出して、一旦保持してから上記ベクトル
レジスタ（ＶＲ）　５に書き込む処理を連続的に行うロ
ードバイブライン３，４と、逆に、ベクトルレジスタ（
ＶＲ）　５からベクトルデータを読み出して、主記憶装
置（ＭＳＵ）　７に書き込む処理を連続的に行うストア
バイブラインと、該ベクトルレジスタ（ＶＲ）　５に格
納されているベクトルデータ同士の演算を行う演算パイ
プライン９と、上記各回路間のデータの流れを制御する
各種制御回路から構威されている． このようなベクトル計算機において、本発明に関連する
アライン動作を伴う、ベクトルロード命令、即ち、ベク
トルデータを主記憶装置（ＭＳＵ）　７からベクトルレ
ジスタ（ＶＲ）　５にロードする命令を実行する場合の
動作について、その概略を説明する． 先ず、スカラユニット（ＳＵ）　８から送出されたベク
トルロード命令は、ベクトル命令制御回路に入り、ここ
から、リクエスト発生回路１とパイプライン制御回路６
に送出される． リクエスト発生回路１では、該ベクトルロード命令が指
示するベクトルデニタの各エレメントに対応する主記憶
アドレスと，制御コード（リクエスト）（以下、総称し
て、リクエストという）を、プログラムを実行する上で
の順序性を保ちながら作威し、次のプライオリティ制御
回路２に送出する．　（第４図のＲＱ．，％．。〜Ｒ’
４ａ＋３参照）プライオリティ制御回路２においては、
入カポ−　｝　（ＰＲＯ〜ＰＲ３）に人力された上記リ
クエストを、主記憶装置（ＭＳＩＩ）　７内のアクセス
単位、例えば、各バンクのビジー状態と，各リクエスト
間のアクセスの競合状態とから、各リクエストの優先順
位を判定して、主記憶装置（ＭＳＵ）　７に送出する．
（第４図（７）　ＭＳＵ　Ｏ−ＧＯ　−ＭＳＵ　３−Ｇ
ｏ　　参照）更に、該プライオリティ制御回路２におい
ては、主記憶装置（ＭＳＵ）　７からのフエツチ（読み
出し）データが出力されるタイミング迄、各エレメント
に対応した上記リクエストを保持しておき、ロードパイ
プライン制御回路（上記パイプライン制御回路６の一部
を構成している）に対して、データ出力通知信号（ＤＯ
Ｗ−ＶＯ−ＤＯＷ−Ｖ３）を送出する．（第４図のＤｏ
ｎ−ＶＯ　〜ＤＯＷ−Ｖ３参照）第５図（ｂ）は、従来
のロードパイプライン制御回路の一例を示しており、並
列度が゛４゛、つまり、同時に４エレメント迄のベクト
ルデータを同時にロードすることができる回路の例であ
る。

通常、ベクトルデータにおいては、そのエレメント番号
と、バンク番号とは、必ずしも、一致していないので、
該ロードパイプライン制御回路は、上記データ出力通知
信号（ＤＯＷ−νＯ〜ロＯＨ−Ｖ３）と，該リクエスト
アドレスの下位ビットから生成されるアライン識別子（
＾ｌｉｇｎ　１０）　（当該エレメントに対するデータ
が、どのメモリバンクバス（ＭＯ〜門３）からくるかを
示す信号｝とから、第５図（ａ）に示したロードアライ
ン回路３に、アライン（並べ替え〉指示，及び、ロード
レジスタスタック（ＬＲＳ）　４への書き込み指示の信
号を送出し、主記憶装置（ＭＳＵ）　７から読み出され
たデータを、エレメント番号の順に並べ替えて、上記ロ
ードレジスタスタック（ＬＲＳ）　４に書き込む制御を
行う。

このとき、従来方式においては、第５図（ｂ）に図示さ
れている如くに、第４０千３番目のエレメントのデータ
出力通知信号（ＤＯＷ−Ｖ３）が送られる毎に、１リク
エストブロック分のリクエストの完了、即ち、■リクエ
ストブロンク分のデータが全部、ロードレジスタスタッ
ク（ＬＲＳ）　４に書き込まれたことを認識して、リク
エスト完了信号（Ｒｅｑ−Ｃｏｍｐｌ）■を出力し、ロ
ードレジスタスタ・ンク（ＬＲＳ）　４に溜まっている
データのリクエストブロック数をカウントするカウンタ
（ＡＲＳＣ）　３２をインクリメント（プラス１）する
。

該カウンタ（ＡＲＳＣ）　３２の値が゛０“より大きく
なると、特定のタイミングで、該ロードレジスタスタッ
ク（ＬＲＳ）　４からベクトルデータを毎サイクル、１
リクエストブロック　（４エレメント）の割合で読み出
し、ベクトルレジスタ（ＶＲ）　５に書き込む（ＶＲ−
Ｗｒｉｔｅ）ように動作する。

このように、従来のアライン制御方式においては、ロー
ドパイプライン制御回路において、エレメント４ｎ＋３
のデータ出力通知信号（ＤＯＷ−Ｖ３）を検出して該リ
クエストブロックｎのリクエストの完了としていた為、
遅くとも、該エレメント４ｎ＋３のプライオリティがと
られる迄に、エレメント４ｎ＋ｏ〜２のプライオリティ
がとられていなければならないことになる。

この為、従来のベクトル計算機では、該プライオリティ
制御回路２の優先順位判定回路において、後続エレメン
トが先行エレメントを追い越さないように順序を保証し
ていた。

然し、このような制御方式では、主記憶装置（ＭＳＵ）
　７でのバンクビジー等によって、先行エレメントのプ
ライオリティの取得が遅れると、同一リクエストブロッ
ク内の後続エレメントがバンクビジーにかかることなく
発信可能であっても上記の制限によって、該エレメント
の発信が遅れてしまい、性能の低下を招くという問題が
あった。

第５図（ｃ）に示した例では、例えば、エレメント０の
プライオリティ　｛エレメント０は入カポー１−　（Ｐ
ＲＯ）に人力されているので、図中、ＰＲＯで示してい
る）がバンクビジーによって待たされ、時刻４まで発信
が遅れると、後続のエレメント１〜３　（図中、同様に
、ＰＲＩ〜ＰＲ３で示している）が時刻１で発信可能で
あっても、上記の順序を保証する論理から、図示されて
いる如くに、例えば、時刻８迄遅れてしまい、該リクエ
ストブロックのロードレジスタスタック（ＬＩ？Ｓ）　
４への格納の完了を示す、上記リクエスト完了信号（Ｒ
ｅｑ−Ｃｏｍｐｌ）■の送出が時刻８｛図中では、説明
の便宜上、プライオリティの発信タイミングと同じに扱
っているが、実際には、アクセスタイム後だけずれた時
刻である．｝となる。

そこで、上記の性能の低下を抑える方策として、例えば
、本願出願人が先廓している、前述の特願昭６２−３１
４７４５号に開示しているように、リクエスト発生回路
１では、プログラムを実行する上での順序性を保証しな
がら、プライオリティ制御回路２では、エレメントの順
序を保証しないで、バンクビジ一の解除されたエレメン
トから順次発信することで、主記憶装置（？ＩＳＩＩ）
　７に対する発信効率を向上させる方式をとることが行
われている。

この場合には、もし、該エレメント４ｎ＋００プライオ
リティが取得される前に、エレメント４＋ｎ３のプライ
オリティが取得されたとすると、該リクエストブロック
ｎのリクエスト完了信号（Ｒｅｑ−Ｃｏａｐｌ）信号■
が、該リクエストブロックのエレメントＯに対応するデ
ータ出力通知信号（ＤＯＷ−ＶＯ）が来る前に送出され
てしまい、該エレメントＯが来ていないのに、ロードレ
ジスタスタック（ＬＲＳ）　４からベクトルレジスタ（
ＶＲ）　５への書き込みが行われるという誤動作が起こ
ってしまう。

本発明は上記従来の欠点に鑑み、１マシンサイクル中に
、複数個のベクトルエレメントからなるリクエストブロ
ックを、同時に処理する並列ベクトル計算機システムに
おいて、少なくとも、リクエスト発生回路と，プライオ
リティ制御回路と，アライン回路，及び、ロードレジス
タスタック（ＬＲＳ）　　とを備え、ベクトルユニッｌ
−　（ＶＵ）に対して、ヘクトルデータ（配列データ）
を主記憶装置（ＭＳＵ）からベクトルレジスタ（ＶＲ）
にロードするロードパイプラインにおけるアライン制御
を行うのに、該主記憶装置（ＭＳＵ）に対するアクセス
のプライオリティ制御回路では、エレメント間の優先順
序関係に制限を設けることなく、主記憶装置（ＭＳＬＩ
）のアクセス単位（例えば、バンク）にアクセスを行っ
て、該ベクトル計算機の処理能力の低下を抑止しながら
、ベクトルレジスタ（ＶＲ）への書き込みを正しく行う
ことができるアライン制御方式を提供することを目的と
するものである． 〔課題を解決するための手段〕 第１図は本発明の原理構威図であり、（ａ）はベクトル
長がリクエストブロック内のエレメント数の整数倍の場
合を示し、（ｂ）はベクトル長がリクエストブロック内
のエレメント数の整数倍でなく端数がある場合を示して
いる。

上記の問題点は下記の如くに構威したスコアボードによ
るアライン制御方式によって解決される。

（１）１マシンサイクル中に、複数個のベクトルエレメ
ントからなるリクエストブロックを、同時に処理する並
列ベクトル計算機システムにおいて、少なくとも、リク
エスト発生回路１と，プライオリテ′イ制御回路２と，
アライン回路３，及び、ロードレジスタスタック（ＬＲ
Ｓ）　４とを備えて、上記プライオリティ制御回路２で
は、エレメント間の優先順序関係に制限を設けることな
く、主記憶装置のアクセス単位にアクセスを行う際のア
ライン制御方式であって、 上記リクエストブロック内の各ベクトルエレメントに対
応して、データ出力通知信号（ＤＯＷ−ＶＯ〜〉を保持
しておくスコアボード３１ａ，ｂ〜を、上記リクエスト
ブロック内のエレメント数と，上記プライオリティ制御
回路２の入力ボートの数とで決まり、該プライオリティ
制御回路２に同時に参加するリクエストブロック数の分
だけ持つスコアボード回路３１と、 上記スコアボード回路３１に、上記データ出力通知信号
（ＤＯＷ−ＶＯ　〜）と，上記スコアボード３１ａ．ｂ
〜内の情報から、上記ロードレジスタスタック（ＬＲＳ
）　４からの読み出しを決定する論理機構３１ｃとを備
えて、 上記スコアボード回路３１の上記論理機構３１ｃからの
出力信号■に基づいて、上記ロードレジスタスタック（
ＬＲＳ）　４からベクトルレジスタ５への読み出しを制
御するように構戒する。

（２）上記スコアボード回路３１において、ｌリクエス
トブロック分のスコアボード３１ａの内容と、上記デー
タ出力通知信号（ＤＯＷ−　ＶＯ〜）の値とを、各エレ
メント毎に論理和をとり、該論理和出力について、リク
エストブロック分の総ての論理積をとったものを、ロー
ドレジスタスタック（ＬＲＳ）　４からの上記読み出し
制御信号■とするように構或する． （３）上記スコアボード３１ａ，ｂによるアライン制御
方式において、該ベクトル命令の動作開始時に、ベクト
ル長が１リクエストブロック内のエレメント数の整数倍
でない場合の端数部分を抽出して、上記スコアボード回
路３１内の複数個のスコアボド３１ａ．ｂ〜の一部に設
定する手段３３を設けて、上記プライオリティ制御回路
２に同時に参加するリクエストブロック数に応じて、 最初は、上記ロードレジスタスタック（ＬＲＳ）　４か
らの読み出し制御信号■の送出を抑止し、上記最初に抑
止したロードレジスタスタノク（Ｌ１？Ｓ）　４からの
読み出しの数を、最後の上記読み出制御信号■の送出時
に補正して、該読み出し制御信号のを送出するように構
或する。

〔作用〕

即ち、本発明によれば、１マシンサイクル中に、複数個
のベクトルエレメントからなるリクエストブロックを、
同時に処理する並列ベクトル計算機システムにおいて、
少なくとも、リクエスト発生回路と，プライオリティ制
御回路と，アライン回路．及び、ロードレジスタスタッ
ク（ＬＲＳ）とを備えて、従来の各リクエストブロック
内のエレメント間の順序性を保証してアクセスを行い、
アライン制御回路では、そのリクエストブロックの最後
のエレメントが到達したことを、該エレメントのデータ
出力通知信号（ＤＯＷ−Ｖ３）を認識してリクエスト完
了信号（Ｒｅｑ−Ｃｏｍｐｌ）■を出力する代わりに、
上記プライオリティ制御回路では、エレメント間の優先
順序関係に制限を設けることなく、記憶装置のアクセス
単位にアクセスの発信を行うようにして、アライン制御
回路では、各リクエストブロック中で、プライオリティ
が取得されたエレメントを記録しておくスコアボード回
路を設けて、該スコアボード回路での記憶内容と、該リ
クエストブロックに対する最後の、データ出力通知信号
（ＤＯ−）とから、各サイクルにおけるリクエスト完了
信号（Ｒｅｑ−Ｃｏａ＋ｐｌ）■、つまり、該リクエス
トブロック内の全エレメントが出揃って、ベクトルレジ
スタ（ＶＲ）に書き込める状態であるか否か｛ベクトル
レジスタ（νＲ）には、各リクエストブロック内の全エ
レメントが揃わないと書き込めない｝を判定するように
したものであるので、主記憶装置（ＭＳＵ）から到達し
た順番に、ロードレジスタスタック（ＬＲＳ）に各エレ
メントを一時格納し、当該リクエストブロックの最後の
エレメントが、該ロードレジスタスタック（ＬＲＳ）に
到達した段階で、上記リクエスト完了信号（Ｒｅｑ−Ｃ
ｏａｐｌ）■を得て、該ロードレジスタスタック（ＬＲ
Ｓ）から、ベクトルレジスタ（ＶＲ）にリクエストブロ
ックの各エレメントをロードすることができ、プライオ
リティ制御回路と．ロードアライン回路での制御の高速
化を達成することができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明の原理構或図であり、第２図は本
発明の一実施例を示した図であって、（ａ）はスコアボ
ード回路の構威例を示し、（ｂ）はスコアボード回路に
おける動作タイムチャートを示しており、第１図，第２
図における、今度ベクトルレジスタ（ＶＲ）に書き込む
べきリクエストブロック（ｎ）の各エレメントに対応し
て、プライオリティの取得が済んだか否かを記録するラ
ッチ群（ＳＣＢＯ−ＥＯ〜Ｅ３）　３１ａ，及び、その
次に、ベクトルレジスタ（ＶＲ）に書き込むべきリクエ
ストブロック（ｎ）の各エレメントに対応して、ブライ
オリテイの取得が済んだか否かを記録するラッチ群（Ｓ
ＣＢＩ−ＥＯ〜Ｅ３）　３１ｂからなるスコアボード回
路３１からのリクエスト完了信号（Ｒｅｑ−Ｃｏａｐｌ
）のに基づいて、カウンタ（ＡＲＳＣ）　３２を制御し
、該カウンタ（ＡＲＳＣ）　３２の値が゜Ｏ′より大き
い時、所定のタイミングでロードレジスタスタック（Ｌ
ＲＳ）　４から、ベクトルレジスタ（ＶＲ）　５にリク
エストブロック（ｎ）の各エレメントをロードする手段
が本発明を実施するのに必要な手段である． 以下、第１図，第２図によって本発明のスコアボードに
よるアライン制御方式を説明する．本発明を実施しても
、プライオリティ制御回路２から主記憶装置（ＭＳｔｌ
）　７のロードアクセス制御．及び、主記憶装置（ＭＳ
Ｕ）　７からのロードデータをロードアライン回路３に
ロードし、アラインする動作の基本的な動作は、特に、
従来方式と変わることはないので詳細は省略し、ここで
は、主記憶装置（ＭＳＵ）　７から、アクセスの発信の
順序で入ってくる該リクエストブロック（ｎ）内の各エ
レメント４ｎ＋Ｏ〜３の順序の如何に関わらず、当該リ
クエストブロックの最後のエレメントがアライン回路３
に到達した時点で、リクエスト完了信号（Ｒｅｑ−Ｃｏ
＋ｗｐｌ）のを送出し、カウンタ（ＡＲＳＣ）　３２を
制御する動作を中心にして説明する。

上記、本発明のスコアボード回路３１は、該プライオリ
ティの判定に同時に参加させることができるリクエスト
ブロック数の段数のラッチ群（本実施例では、ＳＣＢＯ
−ＥＯ〜Ｅ３，　ＳＣＢＩ−ＥＯ〜Ｅ３の２段）で構成
される。

この、同時にプライオリティの判定に参加させることが
できるリクエストブロック数は、該リクエストブロック
内のエレメント数（本実施例では、４エレメント）と、
プライオリティ制御回路２の入力ボート数（本実施例で
は、第４図から明らかな如＜　、ＰＲＯ−ＰＩ？３の４
人カボート）によって決まる。

つまり、上記のように、リクエストブロックのエレメン
ト数と、プライオリティ制御回路２の入力ポート数が同
じであるので、例えば、リクエストブロック１中のエレ
メント２，及び、エレメント３と、次のリクエストブロ
ック２のエレメント０，及び、エレメント１を同時にブ
ライオリテイ制御回路２の入力ポートに保持することが
できる．従って、この場合、同時にブライオリテイの判
定に参加させることができるリクエストブロック数は２
個である． 同様にして、リクエストブロック数のエレメント数が４
で、ブライオリテイ制御回路２の入力ボート数が８ボー
トであると、同時にプライオリティの判定に参加させる
ことができるリクエストブロック数は３個となることは
自明である．以下、伺様にして、同時にプライオリテイ
の判定に参加させることができるリクエストブロック数
は、該リクエストブロック内のエレメント数と、プライ
オリティ制御回路２の入力ボート数によって決まること
になる． 先ず、第２図（ｂ）の動作タイムチャートに示した如く
に、時刻ｔ＝０において、第４図のリクエスト発生回路
１からリクエストブロックＯの各エレメントのリクエス
トがプライオリティ制御回路２に送出される． ここで、該リクエスト発生回路ｌから送出される各リク
エストブロックのエレメントの順序性は、従来どおりに
、図示されている如くに保証される．即ち、前のエレメ
ントのリクエストが、プライオリティ回路２に受付られ
ないときには、次のリクエストブロックのエレメントの
送出はしないように動作している． プライオリティｆｆＩＩＩ１１回路２では、該リクエス
トブロック０のエレメント０のリクエストが入っている
ポー｝　（ＰＲＯ）に対応する主記憶装置（ＭＳＵ）　
７のバンクがビジー（図中、’ＢＵＳＹ’で示す）の為
に、該エレメントＯのプライオリティはｔ＝１では取得
できないが、エレメント１〜３のプライオリティはｔ＝
１のタイミングで取得される．　（図中、リクエストブ
ロックＯに対応して“０゜で示す）従来は該プライオリ
ティ制御回路２の優先順位判定回路において制限を受け
ていたので、第５図（ｃ）で説明したように、該エレメ
ント１〜３のプライオリティは取得されなかった． このようにして、エレメント１〜３が発信され、その結
果として、該ブライオリテイ制御回路２からロードバイ
ブライン制御回路中のロードアライン回路３，及び、本
発明のスコアボード回路３１へ、データ出力通知信号（
以下、００１１−Ｖｌ〜ｖ３という）が送出され、これ
によって、ロードアライン回路３が動作して、主記憶装
！（ＭＳｔｌ）　７からの読み出しデータがロードレジ
スタスタック（ＬＲＳ）　４に書き込まれると共に、本
発明の、該プライオリティが取得されたことを記録する
ラッチ（ＳＣＢＯ−ε１〜Ｅ３）　３１ａがｔ・２｛こ
こでも、説明の便宜上、プライオリティの発信タイミン
グと同じに扱っているが、実際には、アクセスタイム後
だけずれた時刻である．以下，同じ｝で“オン゛となり
、｛第２図（ｂ）のタイムチャートでは、該エレメント
のリクエストブロックの番号に対応して、゛０′印で示
している｝以降、第２図（ａ）に示したスコアボード回
路３１の構戒例から明らかな如く、ＤＯＷ−Ｖｌ〜ｖ３
信号は、ループ回路によって該ラッチに保持される． ロードパイプライン制御回路の、上記スコアボード回路
３１では、上記エレメントＯのロＯＷ−ＶＯがくる迄待
ち、これが、第２図（ｂ）に示した如くに、ｔ・４で送
出されると、第２図（ａ）に示したスコアボード回路３
１の論理和回路３１０−ＥＯ，及び、論理積回路３１１
が付勢され、該ｔ＝４のタイミングで、リクエスト完了
信号（Ｒｅｑ−Ｃｏｍｐｌ）■を出力する。

該リクエスト完了信号（Ｒｅｑ−Ｃｏｍｐｌ）■が出力
されると、第１図（ａ）の原理構威図に示されているカ
ウンタ（ＡＲＳＣ）　３２がカウントアップされ、その
後、該リクエストブロックＯのロ一ドデータが、ロード
レジスタスタック（ＬＲＳ）　３から読み出され、ベク
トルレジスタ（Ｖｌ？）　５に書き込まれる．以下、同
様にして、リクエストブロック１〜３のアクセスが行わ
れる。

尚、第２図（ａ）のスコアボード回路３１に示したラッ
チ（ＳＣＢＩ−ＥＯ〜Ｅ３）　３１ｂは、前のリクエス
トブロック中の遅れているエレメントを待っている間に
、次のリクエストブロックのエレメントのプライオリテ
ィが取得された場合に使用される。

例えば、第２図（ｂ）のタイムチャートにおいて、時刻
ｔ＝６〜８において、リクエストブロック１のエレメン
ト０が、エレメント１のバンクビジーによって、ラッチ
（ＳＣＢ−ＥＯ）　３１ａに保持され待っている間に、
次のリクエストブロック２のエレメント０が取得される
と、これによる、ＤＯＷ−　ＶＯは、上記２段目のラッ
チ（ＳＣＢＩ−ＥＯ）　３１ｂに入る　（図では、２”
で示している）ように動作する。

ラッチ（ＳＣＢＯ）　３１ａ中のリクエストブロックの
全エレメントが揃い、リクエスト完了信号（Ｒｅｑ−Ｃ
ｏｗｐｉ）■が出力されると、該ラッチ（ＳＣＢＯ）　
３１ａはリセットされ、後続しているラッチ（ＳＣＢＩ
）　３１ｂの内容がラッチ（ＳＣＢＯ）　３１ａに移さ
れる。

このようにして、第２図（ｂ）の動作タイムチャートで
示したように、本発明の場合、プライオリティ制御回路
２では、バンクビジー等の条件が揃えば、エレメント間
の順序を保証することなくプライオリティが取得され、
その結果として出力されるＤＯＷ−ν１〜ｖ３をロード
パイプライン制御回路中に設けられている本発明のスコ
ア・ボード回路３１で順次保持しておき、リクエストブ
ロック中の全エレメントが揃った時点を認識して、リク
エスト完了信号（Ｒｅｑ−Ｃｏｍｐｌ）のを出力し、該
リクエスト完了信号（Ｒｅｑ−Ｃｏｍｐｌ）■を契機と
してカウンタ（八ＲＳＣ）　３２をカウントアップし、
ロードレジスタスタック（ＬＲＳ）　４中に保持されて
いるロードデータをベクトルレジスタ（ＶＲ）　５に書
き込むようにした所に特徴がある。

上記の実施例は、ベクトルロード命令が指示するベクト
ル長が、リクエストブロックのエレメント数の整数倍の
場合を例にして説明したが、該ベクトル長が、リクエス
トブロックのエレメント数の整数倍でない場合には、上
記スコアボード回路３１では、正しいリクエスト完了信
号（Ｒｅｑ−Ｃｏｍｐｌ）のを出力することができない
。

このような場合でも、各ベクトルロード命令が指示する
ベクトルデータの切れ目を簡単に，且つ、正確に認識で
きれば、該ベクトルデータの最後のリクエストブロック
の端数を認識し、その不足するエレメントの部分に擬似
的なエレメントを付加することで、対処できるが、一般
には、主記憶装置（ＭＳυ）７からのベクトルデータは
連続していること，及び、同時に２つのリクエストブロ
ックのエレメントが入ることがあるので、上記各ベクト
ルロ一ド命令に対応した、ベクトルデータの切れ目を認
識することは困難である。

然し、各ベクトルロ一ド命令のベクトルデータ列の間に
、ｌマシンサイクルの空きを設けるようにすれば、該切
れ目の認識が容易となるが、データ転送速度の低下を招
くので望ましくない。

そこで、本発明においては、第１図（ｂ）に示した端数
制御回路３３を設け、ベクトル長（ＶＬ）から゜１゜を
引いたイ直（ＶＬ−１）　（このようにするのは、該端
数を下位の２ビントで正確に認識する為である）をベク
トル長カウンタ（ＶＬＣ）　３３０に設定し、そこから
、各リクエストブロックのエレメント数、例えば、゜４
′　を減算したときの、下位２ビットが゜＜１゜，“〈
２”，゛＜３”である場合を論理禎回路３３１で検出し
て、該端数（ｒｌ〜ｒ３）を認識し、上記スコアボード
回路３１のラッチ（ＳＣＢＯ−Ｅ１〜Ｅ３）　３１ａを
セットする論理和回路３１２−Ｅｌ〜Ｅ３に、第２図（
ａ）で点線で示したように人力し、例えば、該ベクトル
ロ一ド命令の実行開始時（’Ｓｔａｒｔ’で示す）に、
予め、セットしておくように構成する。

そうすると、最初のリクエストブロックのエレメントの
一部が到達した時点で、誤ったリクエスト完了信号（Ｒ
ｅｑ−Ｃｏｍｐｌ）■を出力してしまうことになるので
、この最初のリクエスト完了信号（ＲｅｑＣｏｍｐｌ）
■の出力タイミングを論理積回路３３２で検出して論理
積回路３４で抑止する。

以後、上記のベクトル長に端数がなかった場合と同様に
動作する。

そして、各リクエストブロックの読み出し毎に、上記ベ
クトル長レジスタ（ＶＬＣ）　３３０から゛−４″を行
い（即ち、減算し）、下位２ビットを除く上位ビットが
゛＝Ｏ′　になって、最後のリクエストブロックである
こと（ｆｉｎａｌ）を認識したタイくングでのリクエス
ト完了信号（Ｒｅｑ−Ｃｏｍｐ　ｌ）■を検出して、そ
の時には、前述の抑止したリクエスト完了信号（Ｒｅｑ
−Ｃｏｍｐｌ）■を補正する為に、カウンタ（ＡＲＳＣ
）３２を゛＋２′するように動作させることで、該カウ
ンタ（ＡＩ？ＳＣ）　３２を正しく動作させことができ
る。

上記の例は、スコアボード回路３１が２段構成の場合で
あるが、複数段で構威されている場合には、最初の何回
かのリクエスト完了信号（Ｒｅｑ−ＣｏＩＩＩｐｌ）■
を抑止し、最後のリクエスト完了信号（ＲｅｑＣｏｍｐ
ｌ）■の送出タイミングで、該最初に抑止した回数を補
正することで、どのような段数の構成のスコアボード回
路３Ｉでも対応することができる。

〔発明の効果〕

以上、詳細に説明したように、本発明のスコアボードに
よるアライン制御方式は、ｌマシンサイクル中に、複数
個のベクトルエレメントからなるリクエストブロックを
、同時に処理する並列ベクトル計算機システムにおいて
、少なくとも、リクエスト発生回路と，プライオリティ
制御回路と，アライン回路．及び、ロードレジスタスタ
ック（ＬＲＳ）とを備えて、ベクトルユニット（Ｖυ）
に対して、ベクトルデーク（配列データ）を主記憶装置
（ＭＳυ）からベクトルレジスタ（Ｖｌ？）にロードす
るロドパイプラインにおけるアライン制御を行うのに、
上記リクエストブロック内の各ベクトルエレメントに対
応して、データ出力通知信号（ＤＯＷ−νＯ〜）を保持
しておくスコアボードを、上記リクエストブロック内の
エレメント数と，上記プライオリティ制御回路の入力ボ
ート数とで決まり、該プライオリティ制御回路に同時に
参加するリクエストブロック数の分だけ持つスコアボー
ド回路と、上記スコアボード回路に、上記データ出力通
知信号（Ｄｏｗ−ｖｏ〜）と，上記スコアボード内の情
報から、上記ロードレジスタスタック（ＬＲＳ）からの
読み出しを決定する論理機構とを備えて、上記スコアボ
ード回路の上記論理機構からの出力信号｛リクエスト完
了信号（Ｒｅｑ−Ｃｏｍｐｌ）　｝のに基づいて、上記
ロードレジスタスタック（ＬＲＳ）からベクトルレジス
タへの読み出しを制御するようにしたものであるので、
主記憶装置（ＭＳＵ）から到達した順番に、ロードレジ
スタスタック（ＬＲＳ）に各エレメントを一時格納し、
当該リクエストブロックの最後のエレメントが、該ロー
ドレジスタスタック（ＬＲＳ）に到達した段階で、リク
エスト完了信号（Ｒｅｑ−Ｃｏｍｐｌ）のを得て、該ロ
ードレジスタスタック（ＬＲＳ）から、ベクトルレジス
タ（ＶＲ）にリクエストブロックの各エレメントをロー
ドすることができ、プライオリティ制御回路，ロードア
ライン回路での制御の高速化を達戒することができる効
果がある。

【図面の簡単な説明】

第１図は本発明の原理構戒図． 第２図は本発明の一実施例を示した図，第３図は並列ベ
クトル計算機の構成例を示した図．第４図は従来の主記
憶アクセス制御方式を説明する図， 第５図は従来のアライン制御方式を説明する図．である
。 図面において、 ■はリクエスト発生回路， ２はプライオリティ制御回路， ３はロードアライン回路，又は、アライン回路，３１は
スコアボード回路． ３１ａ，ｂはラッチ，又は、スコアボード（ＳＣＢＯ−
ＥＯ〜Ｅ３，ＳＣＢＩ−ＥＯ〜Ｅ３）， ３１ｃは読み出しを決定する論理機構，３１０−ＥＯ〜
Ｅ３は論理和回路， ３１１は論理積回路．３２はカウ７　タ（ＡＲＳＣ）　
，３３は端数制御回路， ３３０はベクトル長レジスタ（ＶＬＣ）　，３３１，３
３２は論理積回路， ４はロードレジスタスタック（ＬＲＳ）　，５はベクト
ルレジスタ（ＶＲ）， ６はパイプライン制御回路， ７は主記憶装置（ＭＳＵ）．　　９は演算パイプライン
，８はスカラユニット（ＳＵ）， ■はリクエスト完了信号（Ｒｅｑ−Ｃｏａｐｌ）　＋Ｄ
ＯＮ−ＶＯ　〜Ｖ３４はデータ出力通知信号，をそれぞ
れ示す．

Claims (3)

【特許請求の範囲】
1. （１）１マシンサイクル中に、複数個のベクトルエレメ
   ントからなるリクエストブロックを、同時に処理する並
   列ベクトル計算機システムにおいて、少なくとも、リク
   エスト発生回路（１）と、プライオリティ制御回路（２
   ）と、アライン回路（３）、及び、ロードレジスタスタ
   ック（ＬＲＳ）（４）とを備えて、上記プライオリティ
   制御回路（２）では、エレメント間の優先順序関係に制
   限を設けることなく、主記憶装置のアクセス単位にアク
   セスを行う際のアライン制御方式であって、 上記リクエストブロック内の各ベクトルエレメントに対
   応して、データ出力通知信号（ＤＯＷ−ＶＯ〜）を保持
   しておくスコアボード（３１ａ，ｂ〜）を、上記リクエ
   ストブロック内のエレメント数と、上記プライオリティ
   制御回路（２）の入力ポートの数とで決まり、該プライ
   オリティ制御回路（２）に同時に参加するリクエストブ
   ロック数の分だけ持つスコアボード回路（３１）と、 上記スコアボード回路（３１）に、上記データ出力通知
   信号（ＤＯＷ−ＶＯ〜）と、上記スコアボード（３１ａ
   ，ｂ〜）内の情報から、上記ロードレジスタスタック（
   ＬＲＳ）（４）からの読み出しを決定する論理機構（３
   １ｃ）とを備えて、 上記スコアボード回路（３１）の上記論理機構（３１ｃ
   ）からの出力信号（［１］）に基づいて、上記ロードレ
   ジスタスタック（ＬＲＳ）（４）からベクトルレジスタ
   （５）への読み出しを制御することを特徴とするスコア
   ボードによるアライン制御方式。
2. （２）上記スコアボード回路（３１）において、１リク
   エストブロック分のスコアボード（３１ａ）の内容と、
   上記データ出力通知信号（ＤＯＷ−ＶＯ〜）の値とを、
   各エレメント毎に論理和をとり、該論理和出力について
   、リクエストブロック分の総ての論理積をとったものを
   、ロードレジスタスタック（ＬＲＳ）（４）から上記読
   み出し制御信号（［１］）とすることを特徴とする請求
   項１に記載のスコアボードによるアライン制御方式。
3. （３）上記スコアボード（３１ａ，ｂ）によるアライン
   制御方式において、該ベクトル命令の動作開始時に、ベ
   クトル長が１リクエストブロック内のエレメント数の整
   数倍でない場合の端数部分を抽出して、上記スコアボー
   ド回路（３１）内の複数個のスコアボード（３１ａ，ｂ
   〜）の一部に設定する手段を設けて、 上記プライオリティ制御回路（２）に同時に参加するリ
   クエストブロック数に応じて、 最初は、上記ロードレジスタスタック（ＬＲＳ）（４）
   からの読み出し制御信号（［１］）の送出を抑止し、上
   記最初に抑止したロードレジスタスタック（ＬＲＳ）（
   ４）からの読み出しの数を、最後の上記読み出制御信号
   （［１］）の送出時に補正して、該読み出し制御信号（
   ［１］）を送出することを特徴とする請求項１，２に記
   載のスコアボードによるアライン制御方式。