JPH05204748A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 本発明はマイクロプロセッサに関し、データ
レジスタにロードまたはストアするデータを並び換えて
あらゆる命令に対して処理手順を最適化するとともに、
試験時間の短縮化を図ったマイクロプロセッサを提供す
ることを目的としている。 【構成】 所定のデータを格納するデータ格納手段と、
該データ格納手段中の所望のデータを保持するｍ（ｍは
正の整数）ビット幅のデータ保持手段と、該データ格納
手段から該データ保持手段にデータをロードするととも
に、該データ保持手段から該データ格納手段にデータを
ストアするデータ入出力手段とを備え、前記データ保持
手段でｍ／ｎ（ｎは正の整数、かつ、ｍ≧ｎ）ビット幅
のデータをｎ個取り扱う場合、前記データ記憶手段及び
該データ保持手段間のデータのロードまたはストア時に
前記データ入出力手段によって該ｍ／ｎビット幅のデー
タ並びを組み換えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサに
係り、詳しくは、例えば、マイクロプロセッサのデータ
入出力処理の分野に用いて好適な、マイクロプロセッサ
にデータをロード、あるいはマイクロプロセッサからの
データをストアする際に、データを加工するマイクロプ
ロセッサに関する。

【０００２】近年、マイクロプロセッサの処理できるデ
ータ量は飛躍的に増加しており、また、外部記憶装置も
大容量化・高速化が実現されている。例えば、ＤＳＰ
（Digital Signal Proceser ）のようなＬＳＩ（Large
ScaleIntegrated circuit）でのデータのロードまたは
ストアは、他のＬＳＩからのアドレスに合わせるための
ラッチが複数段用意されてタイミング調整を行うだけで
あり、これはマイクロプロセッサにおいても同様であ
る。

【０００３】すなわち、ベクトル処理を行うマイクロプ
ロセッサの場合、データが処理しやすいように並んでい
れば処理性能は向上するが、データをそのまま入力する
ような構成であると、命令によっては処理速度低下を招
くこともある。そこで、マイクロプロセッサがＬＳＩ内
部にデータレジスタを内蔵し、そのデータを用いて処理
を行うタイプのプロセッサである場合、外部記憶装置か
らデータレジスタに大量のデータを高速にロードすると
ともに、そのデータを高速に処理し、外部記憶装置に大
量のデータを高速ストアすることが必要となり、また、
外部記憶装置の高速化と高周波数においても１クロック
アクセスが容易となってきた今日では、プロセッサ内部
の処理スピードの向上が要求される。

【０００４】さらに、この場合、複数段のラッチで構成
される回路の故障をすぐに検出することが必要となる。

【０００５】

【従来の技術】従来のこの種のマイクロプロセッサとし
ては、例えば、図１５に示すような入出力装置を備えた
ものがある。このマイクロプロセッサの入出力装置３
は、外部記憶装置１とデータレジスタ２との間に設けら
れたロードパイプラインＬＰと、ストアパイプラインＳ
Ｐとからなり、各パイプラインＬＰ，ＳＰはそれぞれ複
数のラッチＬから構成されている。

【０００６】以上の構成において、ロードを行う場合、
例えば、アドレスと同期をとるため、適切なロードタイ
ミングとなるように、外部記憶装置１からの出力される
データがロードパイプラインＬＰ中の複数段のラッチＬ
で遅延され、マイクロプロセッサ内部のデータレジスタ
２に入力されることによりデータロードがなされる。ま
た、ストアの場合も同様に、ストアパイプラインＳＰ中
の複数段のラッチＬによりデータ出力のタイミングが調
整され、データストアがなされる。

【０００７】以下、その動作例を詳しく説明する。図１
６は従来マイクロプロセッサの入出力装置の動作例を説
明するための図であり、図１７に示すように、４つのパ
イプライン（ＭＬＴ，ＡＤＤ，ＤＩＶ，Ｌ／Ｓパイプラ
イン）を並列に作動させるためにデータレジスタ２を４
バンク構成としたものである。なお、図１６中、Ｖ０〜
Ｖ７のデータとしては、６４ビットデータを想定してい
る。

【０００８】この場合、データレジスタ２は、各バンク
の競合を回避するために４つのバンクスロット信号ａ，
ｂ，ｃ，ｄに対して各パイプラインのリード／ライトの
スロットを固定しており、すなわち、バンクスロットは
各パイプラインがベクトルオペランドの最初のエレメン
トをアクセスするタイミングと一致している。図１７は
バンクスロット及びデータレジスタのバンク上の動作と
各パイプラインのアクセスするバンクの関係とを示し、
表１及び図１８は各パイプラインと使用できるバンクス
ロットとの関係を示す。

【０００９】

【表１】

【００１０】すなわち、例えば、ＭＬＴパイプラインの
リードポートとしては、ａスロットが使用されるため、
ａスロットがデータレジスタのバンク０にあるタイミン
グで動作が開始され、０→１→２→３の順でデータレジ
スタのバンクアクセスが行われる。このように、バンク
アクセスの開始点が固定の場合（この場合、バンク
０）、図１６に示すように、バンクが４つあるためにア
クセスの開始から４バンク分は連続にアクセスされる。

【００１１】このように、所定のバンクスロット信号が
バンク０にあるタイミングで、ラッチ０からアドレスが
出力されるようにアドレス生成部により制御され、１サ
イクル毎にラッチ１，ラッチ２，ラッチ３にラッチさ
れ、４バンクのデータが１サイクル毎にＶ０，Ｖ１，Ｖ
２，Ｖ３と出力される。読み出すデータ長が４より多い
場合には、アドレスはインクリメントされて、Ｖ４，Ｖ
５，Ｖ６，Ｖ７が順次出力され、以下前述した動作と同
様の動作が行われる。

【００１２】このように、アドレスを与えてバンク分け
されたデータレジスタをアクセスする場合、固定バンク
アクセス開始点からバンク数分のデータが出力されるわ
けであるが、なぜ、任意のアクセス（例えば、１つや２
つのアクセス）を行わないかというと、例えば、バンク
０からアクセスを行い、バンク１までアクセスし、次回
のアクセスでバンク２からアクセスを開始しようとした
場合、並列動作を行っている他のパイプラインがバンク
２を使用していないかどうかを確認しながらバンク２の
データを出力しなくては、データの競合が起きてしまう
ためであり、どのパイプラインがどのバンクを使用して
いるか常に監視する必要性から回路が複雑になるととも
に、制御が困難となるためである。

【００１３】ここで、マイクロプロセッサにデータ変換
命令として、例えば、３２ビット浮動小数点データを６
４ビット浮動小数点データに変換する命令があるものと
する。すると、外部記憶装置１からデータレジスタ２に
データを格納する場合、例えば、図１９に示すように、
Ｄ０，Ｄ１のペアで格納されているデータがＤ０，Ｄ４
に、Ｄ２，Ｄ３のペアで格納されているデータがＤ１，
Ｄ５に、・・・といったように並び換えられてロードが
行われる。

【００１４】次に、どうして３２ビット浮動小数点デー
タが並び換えられるかを図２０に基づいて説明する。な
お、図１６のデータレジスタ２の構成では、Ｖ０〜Ｖ７
を６４ビットと想定して説明したが、図２０の入出力装
置では、データ変換命令に対する説明の便宜のため、６
４ビット幅のレジスタ長を持つデータレジスタ２に３２
ビット浮動小数点データが２つずつ、計８個格納されて
いるものとする。

【００１５】すなわち、図２０は、図１９に示す外部記
憶装置１に格納された３２ビットの連続データをそのま
まデータレジスタ２に格納するのと同等な図であり、つ
まりは格納データをそのままロードした例である。ま
ず、図１９に示す格納データを用いて３２ビット浮動小
数点データを６４ビット浮動小数点データに変換するデ
ータ変換命令を実行した場合、データ変換命令は図１７
に示すＡＤＤパイプラインにより実行される。

【００１６】ＡＤＤパイプラインでは、表１、及び図１
８に示すように、ｂスロットのタイミングでバンク０か
ら順次データが読み出され、図２１に示すタイミング
で、最初にＳ０のデータが、次にＳ２，Ｓ４，Ｓ６の順
にＳ０のデータから４バンク分のデータが読み出されて
ＡＤＤパイプラインにデータが入力され、６４ビットに
変換されたデータがＡＤＤパイプラインから出力され
る。

【００１７】なお、ＡＤＤパイプラインでは、１サイク
ルで１つの変換しか行われないため、６４ビット幅のデ
ータの半分、すなわちも３２ビット分しか一度に処理し
ない。つまり、６４ビット幅に３２ビットデータを２つ
格納するのは、データレジスタの有効利用のためであ
る。

【００１８】このように変換命令で処理されたデータ
は、バンクの読み出し時と同様な理由で、書き込みにお
いてもバンクアクセスを行う開始点は固定であり、４バ
ンク分は１サイクル毎に連続で書き込まれ、図２２に示
すように、データレジスタ２に格納されるため、変換処
理されたデータはＳ０，Ｓ２，Ｓ４，Ｓ６の順序でデー
タレジスタ２に書き込まれる。

【００１９】また、図２３は従来マイクロプロセッサの
入出力装置における試験構成を示すブロック図であり、
従来、マイクロプロセッサ内の複数のレジスタを試験す
る場合、通常、各パイプラインＬＰ，ＳＰ内のラッチＬ
をそれぞれスキャンパスでつないでデータを読み出すこ
とによりレジスタの内容をチェックしていた。

【００２０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のマイクロプロセッサにあっては、外部記憶装
置１からデータレジスタ２内にデータを格納する場合、
データ変換処理後の処理結果をそのままデータレジスタ
２に書き込むという構成となっていたため、以下に述べ
るような問題点があった。

【００２１】すなわち、処理結果がそのままデータレジ
スタ２に書き込まれてしまうと、データレジスタ２のデ
ータ値を外部記憶装置１にストアする際、処理したデー
タの順番と外部記憶装置１に並んでいるデータの順番と
が異なるため、ストアのためにバンクの読み出しを行う
と、１サイクル毎にＳ０，Ｓ２，Ｓ４，Ｓ６の順に読み
出され、その後にＳ１，Ｓ３，Ｓ５，Ｓ７が読み出され
る。

【００２２】ここで、外部記憶装置１にＳ０，Ｓ１，Ｓ
２，・・・，Ｓ７とストアを行おうとすると、ストアパ
イプラインで複雑に順番を組み換える必要性があり、組
み換えのために無駄な処理時間を費やすという問題点が
あった。また、データ変換命令をＡＤＤパイプラインで
実行する際、処理するデータを外部記憶装置１内のデー
タ並びと同じ順番で行おうとすると、まず、バンク０か
らアクセスを開始してバンク０にあるＳ０を読み出し、
次にＳ１を処理する場合は、ＡＤＤパイプラインに入力
されるデータは１サイクルで１つであるという限定条件
があるため、Ｓ１をＳ０と同時に読み出してもＡＤＤパ
イプラインには入力できず、４バンクアクセスを行って
からアドレスを更新しないで再度同じバンクアクセスを
行ってＳ１を読み出してＡＤＤパイプラインに入力すれ
ば、外部記憶装置１と同じ順序で処理を実現することが
できる。

【００２３】しかし、Ｓ０の処理を行ってＳ１の処理を
行うまでの間、バンク１，２，３からそれぞれデータが
読み出されているものの、その間の処理は行われておら
ず、プロセッサの処理性能の低下を招くという新たな問
題点が生じることになる。また、従来の試験方法にあっ
ては、スキャンパスを用いて全てのレジスタのチェック
を行うという構成となっており、試験時間はレジスタの
ビット長に比例して長くなるため、マイクロプロセッサ
の取り扱うビット長が長くなってきている今日において
は、ますます試験時間が長くなり、試験コストが上昇す
るという問題点があった。

【００２４】［目的］そこで本発明は、データレジスタ
にロードまたはストアするデータを並び換えてあらゆる
命令に対して処理手順を最適化するとともに、試験時間
の短縮化を図ったマイクロプロセッサを提供することを
目的としている。

【００２５】

【課題を解決するための手段】本発明によるマイクロプ
ロセッサは上記目的達成のため、所定のデータを格納す
るデータ格納手段と、該データ格納手段中の所望のデー
タを保持するｍ（ｍは正の整数）ビット幅のデータ保持
手段と、該データ格納手段から該データ保持手段にデー
タをロードするとともに、該データ保持手段から該デー
タ格納手段にデータをストアするデータ入出力手段とを
備え、前記データ保持手段でｍ／ｎ（ｎは正の整数、か
つ、ｍ≧ｎ）ビット幅のデータをｎ個取り扱う場合、前
記データ記憶手段及び該データ保持手段間のデータのロ
ードまたはストア時に前記データ入出力手段によって該
ｍ／ｎビット幅のデータ並びを組み換えるように構成し
ている。

【００２６】この場合、前記データ保持手段がｉ（ｉは
正の整数）個のバンクレジスタからなるデータレジスタ
である場合、前記データ入出力手段は、該データレジス
タをｉバンク数毎に分割して該バンク単位に各バンクの
所定位置から順に前記データ記憶手段から連続したデー
タをｍ／ｎビット幅毎にロードし、ストア時にはロード
時と逆の操作を行うように構成することが有効であり、
ｍ／ｎビット幅のデータのロード及びストアを行う場
合、該データがｍ／ｎビットの境界位置でアラインかど
うかを判断し、判断結果に基づいて該データをスワップ
するスワップ手段を設けてもよく、さらに、前記データ
入出力手段は、複数のレジスタを有するロードパイプラ
イン及びストアパイプラインを備え、ストア時に該複数
のレジスタがそれぞれインターロック付きクロックで動
作する場合、該複数のレジスタの最終段レジスタより一
段前のレジスタからの出力をデータ出力信号として用い
ることが好ましい。

【００２７】また、前記ロードパイプライン及び前記ス
トアパイプラインを試験する場合、該ロードパイプライ
ンの出力と該ストアパイプラインの入力とを接続し、該
ロードパイプラインに入力したデータを該ストアパイプ
ラインを介して読み出すことが好ましく、所定の演算処
理を行う演算処理部を試験する場合、前記ロードパイプ
ラインを介して該演算処理部に演算項及び被演算項を直
接供給し、該演算処理部による演算結果を前記ストアパ
イプラインを介して読み出すようにしてもよい。

【００２８】

【作用】本発明では、データ入出力手段によりデータ記
憶手段及びデータ保持手段間のデータのロードまたはス
トア時にｍ／ｎビット幅のデータ並びが組み換えられ、
特に、データ保持手段がｉ個のバンクレジスタからなる
データレジスタである場合、データレジスタがｉバンク
数毎に分割されてバンク単位に各バンクの所定位置から
順にデータ記憶手段から連続したデータがｍ／ｎビット
幅毎にロードされ、ストア時にはロード時と逆の操作が
行われる。

【００２９】すなわち、マイクロプロセッサの命令に対
して最適となるデータ配列が得られるため、プロセッサ
の性能が充分に発揮され、あらゆる命令に対して処理手
順が最適化される。また、試験時においては、データ入
出力装置のロードパイプライン及びストアパイプライン
を介して試験データが入出力されるため、短サイクルで
容易にプロセッサ内部の試験が行われ、試験時間の短縮
化が図られる。

【００３０】

【実施例】以下、本発明を図面に基づいて説明する。図
１〜３は本発明に係るマイクロプロセッサの一実施例を
示す図であり、図１は本実施例の要部構成を示すブロッ
ク図である。まず、構成を説明する。

【００３１】なお、図１において、図１５に示した従来
例に付された番号と同一番号は同一部分を示す。本実施
例のマイクロプロセッサは、大別して、データ記憶手段
である外部記憶装置１、データ保持手段であるデータレ
ジスタ２、データ入出力手段である入出力装置３、端子
４からなり、入出力装置３は、ロードパイプラインＬ
Ｐ、ストアパイプラインＳＰ、制御回路ＣＣから構成さ
れている。

【００３２】図２は図１のロードパイプラインの概略構
成を示す図である。ロードパイプラインＬＰは、図２に
示すように、複数のラッチＲ１，Ｒ２，Ｒ３Ｕ，Ｒ３
Ｌ，Ｒ４Ｕ，Ｒ４Ｌ，Ｒ５Ｕ，Ｒ５Ｌ，Ｒ６と、複数の
セレクタＳ１〜Ｓ８とから構成されている。なお、図
中、ＬＬはＩ／Ｏ部のラッチであり、ＤＩはラッチＬＬ
から出力されたデータ、ＤＩＵはその上位側（ＭＳＢ）
の３２ビットデータ、ＤＩＬはその下位側（ＬＳＢ）の
３２ビットデータである。

【００３３】また、ＤはＳ１，Ｓ２から出力した６４ビ
ットデータであり、ＤＵはその上位側（ＭＳＢ，Ｓ１の
出力）の３２ビットデータで、ＤＬは下位側（ＬＳＢ，
Ｓ２の出力）の３２ビットデータである。ロードパイプ
ラインＬＰにおけるセレクタのセレクト条件を表２に示
す。

【００３４】

【表２】

【００３５】すなわち、セレクタＳ１がＤＩＬを選択す
る条件は、３２ビットストライド＝−１の場合、また
は、３２ビット非連続でかつ下位側が有効の場合、また
は、ロードパイプライン試験コード‘１’の場合であ
り、それ以外は、ＤＩＵを選択する。同様に、セレクタ
Ｓ２がＤＩＵを選択する条件は、３２ビットストライド
＝−１の場合、または、３２ビット非連続でかつ上位側
が有効の場合、または、ロードパイプライン試験コード
‘１’の場合であり、それ以外は、ＤＩＬを選択する。

【００３６】以下、セレクタＳ３がＤＵを選択する条件
は、３２ビットストライド＝±１、かつ、３２ビットア
ライン、かつ、ロードストアフラグ＝Ｂの場合、また
は、３２ビットストライド＝±１、かつ、３２ビットミ
スアライン、かつ、ロードストアフラグ＝Ｃの場合、ま
たは、ロードパイプライン試験コード‘８’の場合であ
り、一方、ＤＬを選択する条件は、３２ビットストライ
ド＝±１、かつ、３２ビットアライン、かつ、ロードス
トアフラグ＝Ａの場合、または、３２ビットストライド
＝±１、かつ、３２ビットミスアライン、かつ、ロード
ストアフラグ＝Ｂの場合、または、ロードパイプライン
試験コード‘９’の場合であり、それ以外は、前段ラッ
チの出力を選択する。

【００３７】セレクタＳ４がＤＵを選択する条件は、６
４ビットデータの場合、または、３２ビット非連続の場
合、または、３２ビットストライド＝±１、かつ、３２
ビットアライン、かつ、ロードストアフラグ＝Ａの場
合、または、３２ビットストライド＝±１、かつ、３２
ビットミスアライン、かつ、ロードストアフラグ＝Ｂの
場合、または、ロードパイプライン試験コード‘６’の
場合であり、一方、ＤＬを選択する条件は、３２ビット
ストライド＝±１、かつ、３２ビットミスアライン、か
つ、ロードストアフラグ＝Ａの場合、または、ロードパ
イプライン試験コード‘７’の場合であり、それ以外
は、前段ラッチの出力を選択する。

【００３８】セレクタＳ５がＤＵを選択する条件は、間
接ロード（３２，６４ビット）の場合、または、ロード
パイプライン試験コード‘４’または‘５’の場合であ
り、それ以外は、前段ラッチの出力を選択する。セレク
タＳ６がＤＵを選択する条件は、３２ビットストライド
＝±１、かつ、３２ビットアライン、かつ、ロードスト
アフラグ＝Ｄの場合、または、３２ビットストライド＝
±１、かつ、３２ビットミスアライン、かつ、ロードス
トアフラグ＝Ｂの場合、または、ロードパイプライン試
験コード‘５’の場合であり、一方、ＤＬを選択する条
件は、３２ビットストライド＝±１、かつ、３２ビット
アライン、かつ、ロードストアフラグ＝Ｃの場合、また
は、３２ビットストライド＝±１、かつ、３２ビットミ
スアライン、かつ、ロードストアフラグ＝Ｄの場合、ま
たは、ロードパイプライン試験コード‘４’の場合であ
り、それ以外は、前段ラッチの出力を選択する。

【００３９】セレクタＳ７がＤＵを選択する条件は、デ
ータレジスタ試験の場合、または、演算パイプライン試
験の場合、または、ロードパイプライン試験コード
‘０’，‘１’，‘２’，‘３’のいずれかの場合、ま
たは、ストアパイプライン試験コード全ての場合であ
り、それ以外は、前段ラッチの出力を選択する。セレク
タＳ８がＤＵを選択する条件は、３２ビットストライド
＝±１、かつ、３２ビットアライン、かつ、ロードスト
アフラグ＝Ｃの場合、または、３２ビットストライド＝
±１、かつ、３２ビットミスアライン、かつ、ロードス
トアフラグ＝Ｄの場合、または、ロードパイプライン試
験コード‘３’の場合であり、一方、ＤＬを選択する条
件は、３２ビットストライド＝±１、かつ、３２ビット
ミスアライン、かつ、ロードストアフラグ＝Ｃの場合、
または、データレジスタ試験の場合、または、演算パイ
プライン試験の場合、または、ロードパイプライン試験
コード‘０’，‘１’，‘２’のいずれかの場合、また
は、ストアパイプライン試験コード全ての場合であり、
それ以外は、前段ラッチの出力を選択する。

【００４０】ロードパイプラインＬＰのセレクタＳ＊
は、以上の条件で機能し、また、ロードパイプラインＬ
ＰのラッチＲ＊は全てインターロック付のクロックで動
作する。図３は図１のストアパイプラインの概略構成を
示す図である。ストアパイプラインＳＰは、図３に示す
ように、複数のラッチＲ１１，Ｒ１２Ｕ，Ｒ１２Ｌ，Ｒ
１３Ｕ，Ｒ１３Ｌ，Ｒ１４Ｕ，Ｒ１４Ｌ，Ｒ１５Ｕ，Ｒ
１５Ｌ，Ｒ１６，Ｒ１７と、複数のセレクタＳ１１〜Ｓ
２２とから構成されている。

【００４１】なお、図中、ＤＳはデータレジスタ２から
の６４ビットデータであり、ＤＳＵはその上位側（ＭＳ
Ｂ）の３２ビットデータ、ＤＳＬはその下位側（ＬＳ
Ｂ）の３２ビットデータである。また、ＤＳ５Ｕはラッ
チＲ１５Ｕの出力、ＤＳ５ＬはラッチＲ１５Ｌの出力、
ＤＳＩはセレクタＳ１９の出力、ＤＳＪはセレクタＳ２
０の出力、ＤＳ７はラッチＲ１７の出力であり、いずれ
も３２ビットデータである。

【００４２】ストアパイプラインＳＰにおけるセレクタ
のセレクト条件を表３に示す。

【００４３】

【表３】

【００４４】すなわち、セレクタＳ１１がＤＳＬを選択
する条件は、３２ビットデータ（間接以外）、かつ、ロ
ードストアフラグ＝Ｃの場合、または、ストアパイプラ
イン試験コード‘８’の場合であり、それ以外は、前段
ラッチの出力を選択する。以下、Ｓ１２がＤＳＵを選択
する条件は、３２ビットデータ（間接以外）、かつ、ロ
ードストアフラグ＝Ａの場合、または、間接ストアの場
合、または、ストアパイプライン試験コード‘７’の場
合であり、それ以外は、前段ラッチの出力を選択する。

【００４５】Ｓ１３がＤＳＬを選択する条件は、３２ビ
ットデータ（間接以外）、かつ、ロードストアフラグ＝
Ｄの場合、または、間接ストアの場合、または、ハード
パイプライン試験コード‘７’の場合であり、それ以外
は、前段ラッチの出力を選択する。Ｓ１４がＤＳＵを選
択する条件は、３２ビットデータ（間接以外）、かつ、
ロードストアフラグ＝Ｃの場合、または、６４ビットデ
ータ（間接以外）の場合、または、ストアパイプライン
試験コード‘５’または‘６’の場合であり、それ以外
は、前段ラッチの出力を選択する。

【００４６】Ｓ１５がＤＳＵを選択する条件は、３２ビ
ットデータ（間接以外）、かつ、ロードストアフラグ＝
Ｂの場合、または、ストアパイプライン試験コード
‘６’の場合であり、一方、ＤＳＬを選択する条件は、
６４ビットデータ（間接以外）、または、ストアパイプ
ライン試験コード‘５’の場合であり、それ以外は、前
段ラッチの出力を選択する。

【００４７】Ｓ１６がＤＳＵを選択する条件は、ストア
パイプライン試験コード‘３’または‘４’の場合であ
り、それ以外は、前段ラッチの出力を選択する。Ｓ１７
がＤＳＬを選択する条件は、３２ビットデータ（間接以
外）、かつ、ロードストアフラグ＝Ｄの場合、または、
ストアパイプライン試験コード‘３’または‘４’の場
合であり、それ以外は、前段ラッチの出力を選択する。

【００４８】Ｓ１８がＤＳを選択する条件は、１クロッ
ク動作の場合、または、３２ビット非連続の場合、また
は、ストアパイプライン試験コード‘０’，‘１’，
‘２’のいずれかの場合、ロードパイプライン試験コー
ド全ての場合であり、それ以外は、前段ラッチの出力を
選択する。Ｓ１９がＤＳ５Ｕを選択する条件は、１クロ
ック動作の場合、または、ストアパイプライン試験コー
ド‘４’の場合であり、それ以外は、前段ラッチの出力
を選択する。

【００４９】Ｓ２０がＤＳ５Ｌを選択する条件は、１ク
ロック動作 の場合、または、ストアパイプライン試験
コード‘４’の場合であり、それ以外は、前段ラッチの
出力を選択する。Ｓ２１がＤＳＪを選択する条件は、３
２ビットストライド＝−１、かつ、３２ビットアライン
の場合、または、ストアパイプライン試験コード‘１’
の場合であり、一方、ＤＳ７を選択する条件は、３２ビ
ットストライド＝＋１、かつ、３２ビットミスアライン
の場合、または、ストアパイプライン試験コード‘２’
の場合であり、それ以外は、前段ラッチの出力を選択す
る。

【００５０】Ｓ２２がＤＳＪを選択する条件は、３２ビ
ット非連続の場合、または、３２ビットストライド＝＋
１、かつ、３２ビットミスアラインの場合、または、３
２ビットストライド＝−１、かつ、３２ビットアライン
の場合、または、ストアパイプライン試験コード‘１’
の場合であり、一方、ＤＳ７を選択する条件は、３２ビ
ットストライド＝＋１、かつ、３２ビットミスアライン
の場合、または、ストアパイプライン試験コード‘２’
の場合であり、それ以外は、前段ラッチの出力を選択す
る。

【００５１】ストアパイプラインのセレクタは、以上の
ような条件で機能し、また、ラッチＲ１７を除くストア
パイプラインＳＰのラッチＲ＊＊は全てインターロック
付クロックで動作し、、ラッチＲ１７だけがインターロ
ック無しのマスターロックで動作する。次に作用を説明
する。

【００５２】本実施例のマイクロプロセッサの基本動作
は、外部記憶装置１からデータレジスタ２にデータをロ
ードする場合、予めデータを図１９に示すイメージでロ
ードしておくと、図４のようになる。図４に示すような
データ格納でバンクアクセスが行われてＡＤＤパイプラ
インにより処理が行われる動作を図５に示す。

【００５３】データレジスタには、図６に示すように、
外部記憶装置１にそのままストアできる順序でデータが
格納され、データを外部記憶装置１からマイクロプロセ
ッサのデータレジスタ２にロードする場合、全ての命令
で性能が向上するように３２ビットデータは、必ず並び
換えられてロードされ、データレジスタ２に格納される
ことが望ましく、これがプロセッサの性能向上につなが
ると考えられる。

【００５４】また、処理後のデータレジスタ２のデータ
を外部記憶装置１にストアする場合、前述のデータ変換
命令では６４ビットデータがそのままストアされればよ
いわけだが、３２ビットデータは、必ず並び換えてスト
アされ、ロード時に並び換えられたデータを元に戻す動
作が行われる。したがって本実施例では、図１９に示す
ように、外部記憶装置１からマイクロプロセッサのデー
タレジスタ２にデータを組み換えてロード、またはスト
アするものである。

【００５５】まず、データの並び換えの動作を３２ビッ
トデータ連続ロード（データ数８）を例に取って説明す
る。外部記憶装置１に格納されるデータの格納方法は種
々様々であり、外部記憶装置１に格納されるデータ配列
が、例えば、図７のような配列となっている場合も考え
られる。

【００５６】しかし、本実施例では３２ビット連続のデ
ータは、いかなるデータ配列であっても、図８で示すマ
イクロプロセッサ内のデータレジスタ２のイメージよう
にデータが格納される。なお、３２ビットデータの非連
続データ配列や６４ビットデータ配列のロードは、３２
ビットミスアラインのデータを除いてマイクロプロセッ
サ内のデータレジスタ２にそのままロードされる。

【００５７】以下、データのロード時の動作例を詳しく
説明する。なお、ロードするデータは、図７のに示
す、３２ビット，ストライド＋１，ミスアラインのデー
タを例とし、外部記憶装置１は、０ウエイト（ノーウエ
イト）のアクセスが可能な装置とし、マイクロプロセッ
サのバスタイミング方式は基本サイクル２クロックを実
行した後に１クロックでデータアクセスが可能な方式を
用いたものとする。

【００５８】まず、図７に示すように、ロードパイプラ
インＬＰにおいてデータの並び換えが行われ、データレ
ジスタ２に出力される。制御には入出力装置３の制御回
路ＣＣからの信号が用いられる。図９はロードパイプラ
インでのデータの流れを示すタイミングチャートであ
る。

【００５９】ロードパイプラインＬＰを制御する主な信
号としてはロードストアフラグ信号がある。 ロードス
トアフラグ信号は、図９に示すように、マイクロプロセ
ッサの命令のデータロード命令が起動されてロードパイ
プラインＬＰにスタート信号がアサートされたクロック
の立ち上がりを検出することにより、そのクロックの立
ち上がりのサイクルからＡ，Ｂ，Ｃ，Ｄ，Ａ，Ｂ，Ｃ，
Ｄ，・・・とマイクロプロセッサ内部のインターロック
付クロックから４つの条件を表す信号Ａ，Ｂ，Ｃ，Ｄが
生成され、ロードパイプラインＬＰの制御に用いられる
ものである。

【００６０】なお、セレクト信号の制御に用いたデータ
のアライン・ミスアラインの情報や、３２ビットでスト
ライドがいくつか等の情報はマイクロプロセッサ内の他
のユニットから提供してもらう。したがって、ロードパ
イプラインＬＰに入力されるＸ−０，１−２，３−４，
５−６，７−Ｘのデータは３２ビット幅の各ラッチＲ
１，Ｒ２，Ｒ３Ｕ，Ｒ３Ｌ，Ｒ４Ｕ，Ｒ４Ｌ，Ｒ５Ｕ，
Ｒ５Ｌ，Ｒ６を介して０−４，１−５，２−６，３−７
という並びに変換され、マイクロプロセッサの命令に対
して最適となるデータ配列が得られる。

【００６１】次に、データのストア時の動作例を詳しく
説明する。なお、ストアするデータは、前述のロード時
の動作説明で用いたデータをそのまま同じ条件でストア
するものとし、データレジスタ２から外部記憶装置１に
データストアする場合、図１０に示すイメージとなる。
図１１はストアパイプラインでのデータの流れを示すタ
イミングチャートである。

【００６２】データレジスタ２から出力された０−４，
１−５，２−６，３−７の各データはストアパイプライ
ンＳＰのラッチＲ１１，Ｒ１２Ｕ，Ｒ１２Ｌ，Ｒ１３
Ｕ，Ｒ１３Ｌ，Ｒ１４Ｕ，Ｒ１４Ｌ，Ｒ１５Ｕ，Ｒ１５
Ｌ，Ｒ１６，Ｒ１７と、セレクタＳ１１〜Ｓ２２とで制
御され、外部記憶装置１にストアされるフォーマットで
出力される。

【００６３】すなわち、ロード時と同様に、ストアパイ
プラインＳＰにスタート信号がアサートされたクロック
の立ち上がりを検出することにより、４つの条件を表す
信号Ａ，Ｂ，Ｃ，Ｄが生成され、ストアパイプラインＳ
Ｐの制御に用いられるものである。なお、例えば、デー
タの型等の情報はロードパイプラインＬＰの制御と同様
に、他のユニットから提供してもらうが、データストア
時には、１クロック動作信号が生成され、ストアパイプ
ラインＳＰの制御に用いられる。

【００６４】このデータストア時の１クロック動作信号
は、図３に示すセレクタＳ１９，Ｓ２０のセレクト条件
で使用される。図１２は１クロック動作を説明するため
のタイミングチャートである。なお、図１２中、ラッチ
２は図３中のＲ１５Ｕ，Ｒ１５Ｌを示し、ラッチ３は図
３中のＲ１６を示す。

【００６５】図１２では６４ビットデータの０ウエイト
（ノーウエイト）記憶装置を想定したストアの様子であ
るが、データは、基本サイクルＴ１，Ｔ２Ｐ１が実行さ
れてからパイプラインモード（１クロックアクセス）に
入り、アドレスとデータとは１クロック毎にマイクロプ
ロセッサから出力される。ところが、ラッチ３のデータ
をみると、ＤＣ＃Ｘが外部から戻ってきてデータを切り
換えようとした場合、‘３’のデータがマイクロプロセ
ッサの出力ラッチに間に合わないことがわかる。これは
ストアパイプラインＳＰがインターロック付クロックで
動作しているからである。

【００６６】インターロック付クロックはＤＣ＃Ｘで生
成され、ＤＣ＃Ｘが外部から戻ってこなかった場合、そ
のサイクルより１サイクル遅れてオン・オフする。すな
わち、ストアがパイプラインモードで１クロック動作に
遷移した場合、インターロック付クロックでストアパイ
プラインＳＰよりデータを出力していたのではデータ供
給が間に合わない。

【００６７】そこで、本実施例では最終段のラッチＲ１
６の１つ前のラッチＲ１５Ｕ，Ｒ１５Ｌの出力が制御信
号としてセレクトされることにより、１クロック動作の
間に合うようにデータが供給される。すなわち、１クロ
ック動作の遷移してＤＣ＃Ｘが検出されるサイクルにお
いて、ＤＣ＃Ｘが外部より戻ってきたら１クロック動作
にあると判断してアサートされ、ウエイトが入る記憶装
置の場合は、ＤＣ＃Ｘが検出されるサイクルでＤＣ＃Ｘ
は戻ってこない場合があるので、１クロック動作信号が
ネゲートされる。

【００６８】したがって、１クロックアクセス時におい
ても、確実に動作が行われる。次にロードパイプライン
ＬＰ、及びストアパイプラインＳＰの試験について説明
する。セレクタやラッチを含むＬＳＩ試験の場合、スキ
ャンパスの読み出しによる故障解析がよく行われるが、
セレクタやラッチの数が多くなってくると試験時間が長
くなるため、短時間で故障が検出できる試験が望まれて
いる。

【００６９】本発明の入出力装置は、試験コードをレジ
スタに設定し、その値をデコードすることにより、通常
パスのセレクタの開閉を行い、レジスタに通常通りラッ
チさせてデータバスを介して試験データを直ぐに読み出
せるようにしている。また、与えるデータは、ＬＳＩ外
部ピンに入出力切換信号を印加する専用の端子４を設
け、端子４をアサートすると、データがロード時と同じ
状態、すなわち、外部からデータを与えることが可能と
なり、ネゲート状態である場合、データはストア時と同
じ状態、すなわち、データがプロセッサから出力される
ように機能する。

【００７０】図１３は本実施例での試験時の動作を説明
するためのブロック図である。具体的にロードパイプラ
インＬＰを例に取り、図２及び表２（ロードパイプライ
ンＬＰのセレクト条件）を参考にして試験時の動作を説
明する。まず、ロードパイプラインＬＰの試験コード
‘０’が設定されると、ロードパイプラインＬＰの最も
出力側のラッチＲ５Ｕ，Ｒ５Ｌのデータが入力され、ス
トアパイプラインＳＰの最も出力側のラッチＲ１６を介
して入出力ラッチ５からデータが読み出される。

【００７１】次に、ロードパイプラインＬＰの試験コー
ド‘１’が設定されると、ロードパイプラインＬＰのセ
レクタＳ１でデータのスワップが行われ、試験コード
‘０’の場合と同様に、最も出力側のラッチＲ５Ｕ，Ｒ
５Ｌでデータが入力され、ストアパイプラインＳＰのラ
ッチＲ１６で一段ラッチされて入出力ラッチ５から読み
出される。

【００７２】すなわち、試験コード‘１’によりロード
パイプラインＬＰのセレクタＳ１が故障していないかど
うかがチェックされる。このように、ロードパイプライ
ンＬＰの全てのセレクタＳ１〜Ｓ８のセレクト条件に試
験コードがからんでいるので、試験コードを変化させる
ことで任意のデータを入力するとともに、このデータを
読み出すことによってロードパイプラインＬＰの全ての
ラッチ及びセレクタのチェックをすることが可能とな
る。

【００７３】これはロードパイプラインＬＰだけに限ら
ず、ストアパイプラインＳＰについても同様であり、ス
トアパイプラインＳＰの試験コードを設定し、ロードパ
イプラインＬＰを一段通ってストアパイプラインＳＰの
各ラッチ及びセレクタを試験することが可能である。ま
た、本発明の入出力装置に、図１３に示すように、ＴＬ
セレクタ６とＴＳセレクタ７とが設けてあり、これら２
つのセレクタ６，７は、ロードパイプラインＬＰ及びス
トアパイプラインＳＰの試験の際、ロードパイプライン
ＬＰとストアパイプラインＳＰとを選択的に結合するた
めのものである。

【００７４】すなわち、通常時は、ロードパイプライン
ＬＰからデータレジスタ２へのパスが選択されて、スト
アパイプラインＳＰに入力されてくるデータはラッチか
らのパスが選択されている。また、マイクロプロセッサ
内の各演算器（図示せず）の試験を行う場合は、ロード
パイプラインＬＰから直接演算器に試験用の演算データ
を供給するパスをＴＬセレクタに設け、各演算器の試験
演算結果をストアパイプラインＳＰから読み出せるパス
も設けてある。

【００７５】このように演算器に直接データを供給し、
かつ、直接ストアする理由は、通常の動作時のように、
所定のデータがロードされたデータレジスタ２からデー
タを供給されることにより演算器によって演算が行わ
れ、この演算結果が再度データレジスタ２に格納されて
データレジスタ２の結果がストアされるパスであると、
試験時間に多大な時間がかかるとともに、もし、データ
レジスタ２に故障があった場合、演算器の試験は全く不
可能になってしまうからである。

【００７６】よって本実施例では試験時に、入出力切換
信号によりデータが入力され、演算用のデータとして被
演算データと演算データとが２つ生成されて演算パイプ
ラインに供給される。そして、演算器で演算したデータ
はＴＳセレクタ７を介した後、ストアパイプラインＳＰ
を一段通って外部に出力される。

【００７７】ちなみに、図２のラッチＲ６は、演算器試
験時にのみ使用されるラッチであり、入出力切換信号が
入力されてデータがラッチＲ５Ｕ，Ｒ５Ｌで一段ラッチ
された後、データの第１番目がラッチ６Ｒにラッチされ
るように制御され、第一番目のデータより後に入力され
たデータはラッチＲ５Ｕ，Ｒ５Ｌにラッチされ、通常の
データレジスタ２に向かうパスに出力されてくる。した
がって、演算パイプラインの試験の場合、ＴＬセレクタ
６において、前述の２つのパスが被演算データ及び演算
データとしてセレクトされて演算パイプラインに供給す
ることが可能である。なお、ここでいうデータは、６４
ビット幅のデータであり、６４ビットデータでも３２ビ
ットデータが２つのデータでも構わない。

【００７８】また、演算試験結果をＴＳセレクタ７を介
してストアパイプラインＳＰにより外部に出力する手段
については、ＴＳセレクタで選択するデータが異なる以
外、ロードパイプラインＬＰの試験時と同様である。図
１４はパイプライン段数２段のＡＤＤパイプラインを試
験する場合の入出力装置の動作を示すタイミングチャー
トである。

【００７９】ここでは被演算データがラッチＲ６で１回
ラッチされて固定となっているが、ラッチＲ５と同様に
毎サイクル切り換えてもよい。これによって演算器は、
通常通りの動作をしていてストアされたデータで結果を
確認することができる。このように本実施例では、マイ
クロプロセッサにおける全ての命令でプロセッサの発揮
できる性能を無駄にすることなく、マイクロプロセッサ
のデータレジスタ２にデータがロードまたはデータレジ
スタ２のデータがストアされる。

【００８０】また、試験時において短サイクルで故障箇
所が検出可能となり、プロセッサ内部の試験であっても
短いサイクルで結果を読み出せるパスが設けられること
で容易に試験が行われる。

【００８１】

【発明の効果】本発明では、データ入出力手段によって
データ記憶手段及びデータ保持手段間のデータのロード
またはストア時にｍ／ｎビット幅のデータ並びを組み換
えることができ、特に、データ保持手段がｉ個のバンク
レジスタからなるデータレジスタである場合、データレ
ジスタがｉバンク数毎に分割されてバンク単位に各バン
クの所定位置から順にデータ記憶手段から連続したデー
タをｍ／ｎビット幅毎にロードし、ストア時にはロード
時と逆の操作を行うことができる。

【００８２】したがって、データレジスタにロードまた
はストアするデータを並び換えることで、マイクロプロ
セッサの命令に対して最適となるデータ配列を得ること
ができるため、あらゆる命令に対して処理手順を最適化
することができ、プロセッサの性能を充分に発揮させる
ことができる。また、試験時においては、データ入出力
装置のロードパイプラインＬＰ及びストアパイプライン
ＳＰを介して試験データを入出力するため、短サイクル
で容易にプロセッサ内部の試験ができ、試験時間を短縮
化できる。

【図面の簡単な説明】

【図１】本実施例の要部構成を示すブロック図である。

【図２】図１のロードパイプラインの概略構成を示す図
である。

【図３】図１のストアパイプラインの概略構成を示す図
である。

【図４】本実施例におけるデータレジスタへの書き込み
を説明するための図である。

【図５】本実施例における読み込み及び書き込みのタイ
ミングを示す図である。

【図６】本実施例のデータレジスタに格納されるデータ
配列を示す図である。

【図７】各種データ配列を示す図である。

【図８】本実施例のデータレジスタに格納されるデータ
イメージを示す図である。

【図９】ロードパイプラインでのデータの流れを示すタ
イミングチャートである。

【図１０】データレジスタから外部記憶装置にデータス
トアする場合のイメージを示す図である。

【図１１】ストアパイプラインでのデータの流れを示す
タイミングチャートである。

【図１２】１クロック動作を説明するためのタイミング
チャートである。

【図１３】本実施例での試験時の動作を説明するための
ブロック図である。

【図１４】パイプライン段数２段のＡＤＤパイプライン
を試験する場合の入出力装置の動作を示すタイミングチ
ャートである。

【図１５】従来マイクロプロセッサの入出力装置を示す
ブロック図である。

【図１６】従来マイクロプロセッサの入出力装置の動作
例を示す図である。

【図１７】バンクスロットと演算パイプラインとにおけ
る動作例を示す図である。

【図１８】データレジスタへのアクセスタイミングを説
明するための図である。

【図１９】データ格納イメージを示す図である。

【図２０】従来例におけるデータレジスタへの書き込み
を説明するための図である。

【図２１】従来例における読み込み及び書き込みのタイ
ミングを示す図である。

【図２２】従来例のデータレジスタに格納されるデータ
配列を示す図である。

【図２３】従来マイクロプロセッサの入出力装置におけ
る試験構成を示すブロック図である。

【符号の説明】

１ 外部記憶装置（データ記憶手段） ２ データレジスタ（データ保持手段） ３ 入出力装置（データ入出力手段） ４ 端子 ５ 入出力ラッチ ６ ＴＬセレクタ ７ ＴＳセレクタ ＬＰ ロードパイプラインＬＰ ＳＰ ストアパイプラインＳＰ ＣＣ 制御回路 ＬＬ ラッチ Ｌ ラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 白沢 謙二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】所定のデータを格納するデータ格納手段
   と、 該データ格納手段中の所望のデータを保持するｍ（ｍは
   正の整数）ビット幅のデータ保持手段と、 該データ格納手段から該データ保持手段にデータをロー
   ドするとともに、該データ保持手段から該データ格納手
   段にデータをストアするデータ入出力手段と、 を備え、 前記データ保持手段でｍ／ｎ（ｎは正の整数、かつ、ｍ
   ≧ｎ）ビット幅のデータをｎ個取り扱う場合、前記デー
   タ記憶手段及び該データ保持手段間のデータのロードま
   たはストア時に前記データ入出力手段によって該ｍ／ｎ
   ビット幅のデータ並びを組み換えることを特徴とするマ
   イクロプロセッサ。
2. 【請求項２】前記データ保持手段がｉ（ｉは正の整数）
   個のバンクレジスタからなるデータレジスタである場
   合、前記データ入出力手段は、該データレジスタをｉバ
   ンク数毎に分割して該バンク単位に各バンクの所定位置
   から順に前記データ記憶手段から連続したデータをｍ／
   ｎビット幅毎にロードし、ストア時にはロード時と逆の
   操作を行うことを特徴とする請求項１記載のマイクロプ
   ロセッサ。
3. 【請求項３】ロードまたはストアの開始信号を検出した
   サイクルから前記ｉ個のバンクレジスタに対するｉ個の
   状態フラグを生成し、該各状態フラグに基づいてロード
   及びストアを制御することを特徴とする請求項２記載の
   マイクロプロセッサ。
4. 【請求項４】ｍ／ｎビット幅のデータのロード及びスト
   アを行う場合、該データがｍ／ｎビットの境界位置でア
   ラインかどうかを判断し、判断結果に基づいて該データ
   をスワップするスワップ手段を設けることを特徴とする
   請求項１、２、または３記載のマイクロプロセッサ。
5. 【請求項５】前記データ入出力手段は、複数のレジスタ
   を有するロードパイプライン及びストアパイプラインを
   備え、 ストア時に該複数のレジスタがそれぞれインターロック
   付きクロックで動作する場合、該複数のレジスタの最終
   段レジスタからの出力、または該最終段レジスタより一
   段前のレジスタからの出力のいずれかを選択してデータ
   出力信号とすることを特徴とする請求項１、２、３、ま
   たは４記載のマイクロプロセッサ。
6. 【請求項６】前記データ出力信号は、外部からのデータ
   コンプリート（ＤＣ）信号、及び動作状態が１クロック
   動作に遷移したことを示す信号に基づいて選択すること
   を特徴とする請求項５記載のマイクロプロセッサ。
7. 【請求項７】前記ロードパイプライン及び前記ストアパ
   イプラインを試験する場合、該ロードパイプラインの出
   力と該ストアパイプラインの入力とを接続し、該ロード
   パイプラインに入力したデータを該ストアパイプライン
   を介して読み出すことを特徴とする請求項５記載のマイ
   クロプロセッサ。
8. 【請求項８】所定の演算処理を行う演算処理部を試験す
   る場合、前記ロードパイプラインを介して該演算処理部
   に演算項及び被演算項を直接供給し、該演算処理部によ
   る演算結果を前記ストアパイプラインを介して読み出す
   ことを特徴とする請求項７記載のマイクロプロセッサ。