JPH0375849A - 記憶アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は複数の処理装置からの記憶装置アクセス要求を
処理する記憶アクセス制御装置に関し、特に記憶装置上
に一定間隔で配置された複数要素へのアクセス要求を処
理する装置に関する。

従東妓術 従来、この種の記す、８アクセス制御装置では、複数の
処理装置からの記憶装置アクセス要求を受（＝１けると
、優先順位をとって選択したアクセス要求を逐次処理し
て制御を簡単化している。特に、ある処理装置からのア
クセス要求か、記憶装置上に一定間隔で配置されている
複数の要素に対するアクセス要求であると、先頭要素の
アドレスと要素間距離とから順にアドレスを作成して、
要素数分の記憶装置アクセス要求を繰返し、この処理中
は他の記憶装置アクセス要求を処理しない一括処理を行
っている。

この様な従来の記憶アクセス制御装置の一括処理方式に
よれば、インタリーブ式多バンク構成の記憶装置上に連
続して配置されている複数の要素に列するアクセスでは
、毎クロックザイクル記憶装置アクセス要求送出ができ
るので、メモリ転送性能を上げるためには効果的である
。しかし、要素間のバンク距離か記憶装置のバンク数の
倍数であると、全要素が同一バンクに格納されているた
め、１要素毎にハンクザイクル１１５１ｊ間待合せなか
ら記憶装置にアクセス要求を送出しなければならず、こ
の様な場合も全要素の処理が終了するまで他の記憶装置
アクセス要求を処理しないで一括処理をしている。

最近の犬型言１算機、特に科学技術計算用の５１算機で
は、複数の処理装置を有し、各処理装置はバイブライン
方式を採用し、マシンクロックザイクルも短縮化して並
列処理度を高めようとする傾向にあり、バンクザイクル
時間のクロック数は相対的に大きな値を占めるようにな
ってきている。

そのため、要素数か多いと、（ハンクザイクル時間×（
要素数−１））分の時間すべてを、ある処理装置の要求
処理が占め、その間たった１つのハングしかアクセスさ
れないにもかかわらず、他処理装置の記憶装置アクセス
要求か待たされてシステム的に処理効率が低ｆしてしま
うという欠点がある。

発明の１１１ｔ′Ｊ そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その［−１的とするところは
、アクセス要求の処即効十を向１　’ｉ’ｉＪ能な記憶
アクセス制御装置を捉供することにある。

発明の構成 本発明によれば、Ｍ個のバンクから（１１１成されバン
ク順にアドレス（：Ｉけられた記憶装置にλ・Ｉする複
数の処理装置からのアクセス要求を受け、優先制御を行
いつつこれ等アクセス要求を処理する記憶アクセス制御
方式であって、前記記憶装置上に一定間隔で配置された
複数要素に対するアクセス要求を一括処理要求として処
理する一括処理手段と、前記一括処理要求の要素間距離
がＯまたは予め設定された所定値以上のＭの約数あるい
は倍数であることを検出して検出信号を発生ずる距離検
出手段とを設け、］の処理装置のアクセス要求の一括処
理中において、他の処理装置からのアクセス要求が発生
したとき、前記１の処理装置のアクセス要求に対して前
記検出信号か発生され、かつ前記他の処理装置のアクセ
ス要求に対して前記検出信号か発生されなかったとき、
前記］の処理装置の一括処理を中断して前記他の処理装
置のアクセス要求を優先して処理する様にしたことを特
徴とする記憶アクセス制御方式が得られる。

実施例 次に本発明の一実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、レジスタ１〜６、距離
検出回路７，８、一括処理回路１０１１、規定値レジス
ター２、要求制御ｒ！、！回路２Ｏ１選択回路３〔〕、
記ｔ０装置４０により棉ｊ戊されている。

記憶装置４０は例えば８個のバンク構成であり、バイト
単位のアドレスてアクセスされ、各バンクのアクセスデ
ータ幅は］バイトである。

レジスター　２，３はブロセッザＡ（図示せず）からの
記憶装置アクセス要求に対応し、レジスタ４５６はブロ
セッザＢ（国力、セず）か１′）のｊ；記憶装置アクセ
ス要求にス」応している。

レジスターないし４はアドレス情報をセットシて保持す
るレジスタであり、記憶装置アクセス要求が単一データ
アクセス要求の場合はそのアドレスをセットシ、等間隔
て配置された複数要素のアクセス要求の場合は、その先
回要素のアドレスをセットシ保持するレジスタであり、
大々データ線［０１ないし］０４よりアドレス情報を送
出する。

レジスタ２ないし５は等間隔で配置された複数要素の要
素間距離をセットシ保持するレジスタであり、夫々デー
タ線１０２ないし１０５より送出する。

！）１−データアクセス要求の場合は０゛°かセソ１〜
される。

レジスタ３ないし２６はＷ間隔て配置された現数要素の
要素数をセットシ保持するレジスタであり、夫々データ
線１０３ないし１０６より送出する。ｒｌｊ、−データ
アクセス要求の場合は１“かセットされる。

規定値レジスタ１２は要素間距離の規定値をスキャンパ
ス（図示せず）によってＩＩ′ｔｅに設定されるレジス
タであり、いま規定値″′８”が設定されデータ線１１
２より送出されているものとする。

Ｖ１離検出回路７ないし８は同一構成であり、夫々デー
タ線１０３ないし１０６より（ｊ（給される要素数か２
個以上でかつ夫々データ線１０２ないし［０５より供給
される要素間距離が′０”またはデータ線１１２より供
給される規定値゛８′′の倍数であることを検出する検
出回路である。要素間距離が’　Ｏ”または規定値゛８
”の倍数であることを検出すると、夫々データ線１０７
ないし１０８より検出信号値゛］”を送出する。検出し
なかった場合は信号値゛０”を送出する。

一括処理回路］０ないし１１は同一（１４成であり、夫
々データ線１０１ないし１０４より（ｊｌ、紹される光
Ｘｒ）″１アドレス、データ線＋１１２ないし１０５か
ら（ｊ（給される要素間距離、データ線１０３ないし１
０６より１３（給される要素数から、等間隔で記憶装置
上に配置されている複数要素のアドレスを順に作成し御
粘処理する回路である。これ等回路は夫々データ線２゜
Ｊないし２０２からｆ共給される開始（ｒ、号で一１１
ｒＪ処川１を開始し、夫々データ線２５１ないり、２５
３から記憶装置アクセスアドレスを送出する。

一括処理回路１０ないし１１てのアＩ・レスノ［成は次
のように行われる。単一データアクセスや′″、５間隔
配置データアクセスの初回のアドレスは、データ線１０
１ないし＋０４より供給されるアドレスかそのまま用い
られる。等間隔配置データアクセスの２回［１のアドレ
スは、データ線１　ｆｌ　１ないし１（）４より供給さ
れるアドレスにデータ線１０２ないｌ、１０５より０１
．Ｈ給される要素間距離を加の１してそのｆ古果が用い
られる。３回目以降のアドレスは面間の加算拮果に要素
間距離を加算してその結果か用いられる。

処理中はデータ線２５０ないし２５２からコード化され
た処理中であることを示す信号か送出され、全要素数分
の処理が終Ｊ′すると、コート化された処理終了信号か
送出されれる。処即柊了はデータ線１０３ないし１０６
より供給される要素数を要素数カウンタにセットシ、ア
ドレスを送出することにカウントダウンして０”になっ
たことによってｉり断する。

また、一括処理回路］０ないし１１はデータ線２１１な
いし２１２から供給される中断信号で一時処理を中断す
ることが可能であり、１１１所信号を受（）た時点で処
理中のアドレス送出後中断する。

処理の再開はデータ線２０１ないし２０２から供給され
る開始信号で指示される。工）１−データアクセスの場
合は、要素数が１個の場合と同じ処理をする。

要求制御回路２０は夫々データ線１５０ないし１５１か
ら夫々供給されるプロセッサＡないしＢからの記憶装置
アクセス要求信号を受け、とちらか−方のプロセッサの
要求を選択して、選択したｊＪのプロセッサの処理開始
信号を夫々データ線２１１ないし２１２から送出する回
路である。データ線１５０ないし１５１より供給されろ
要求信号には、中−ブタアクセスと等間隔配置データア
クセスを区別する要求コマンドも含まれている。ブロセ
ッリＡを選択するかＢを選択するかは次のような現１川
で行われる。

先ず、データ線２５０ない１．．２５２から終ｒ信号か
供給されていてどちらのプロセッサの要求部Ｊｌ！ち終
了している場合は、１１．１１間的に先に要求を受イ・
１けた方のプロセッサを選択する。同１１〒に要求を受
（＝１けた場合は、第２図に示す論理に基き選択を７Ｊ
ｆよう。図中の゛等間隔′°は等間隔配置データアクセ
ス要求を示し、゛甲−はｌ（ｊ、−データ７′クセスを
示している。

例えば、中−データアクセス要求同上か競合した場合は
、プロセッサＡの要求か優先される。中−データアクセ
ス要求と等間隔配置データアクセス要求とが競六した場
合は、Ｉｔ−データアクセス０ 要求のプロセッサが優先される。等間隔配置データアク
セス要求同士か競合した場合は、要素間距離がＯまたは
８の倍数でない方のアクセス要求元プロセッサか優先さ
れる。両方とも要素間距離が０°′または′８゛°の倍
数てあったり、両方ともそうではなかった場合は、プロ
セッサＡが優先される。プロセッサＡを選択した場合は
、データ線２０１から、プロセッサＢを選択した場合は
、ブタ線２０２から処理開始信号を夫々送出する。

次に、第３図を参照して、一方のプロセッサの要求処理
中に、他方のプロセッサからの要求かあった場合の要求
制御回路２０の動作を説明する。

どちらか一方のプロセッサの等間隔配置データアクセス
要求処理中で、対応する距離検出回路７ないし８から、
要素間距離か０または８の倍数であることを示す検出信
号値゛′１”かデータ線１０７ないし１０８から供給さ
れている場合に、もう一方のプロセッサからのアクセス
要求か、４１−データアクセス要求や、要素間１？巨離
が０または８の倍数以外の等間隔配置データアクセス要
求であると、実１ 行中の処理を中断して、もう一方のプロセッサのアクセ
ス要求処理開始信号をデータ線２０１ないし２０２から
送出する。

プロセッサＡへの処理中断信号はデータ線２１１から、
プロセッサＢの処理中断信号はデータ線２２から送出す
る。中断後もう一方の処理が終了すると、データ線２０
５ないし２５２から処理終了信号が供給され、これを受
けて中断していたプロセッサの処理再開信号をデータ線
２０１ないし２０２から送出する。その他の場合に処理
の中断はない。

要求制御回路２０は」二連の動作すべてにおいて、処理
開始信号を送出したほうのプロセッサの記憶装置アクセ
スアドレスを選択するようデータ線２０２から選択信号
を送出する。この信号により選択回路３０はデータ線２
５１及び２５３から供給されるプロセッサＡ及びＢの記
憶装置アクセスアドレスを選択し、データ線３００から
記憶装置４０へ送出する。

第１図及び第４図を参照して、具体的例を用いて本発明
の動作を時間を追って詳細に説明する。

　２ 下記説明における■〜■は第４図における■〜■に一致
する。なお、水平右方向に時間は推移している。

■データ線１５０よりプロセッサＡのアクセス要求か要
求制御回路２０にり−えられ、それど同時にレジスタ１
に先頭アドレス゛’１００”が、レジスタ２に要素間距
離”　１６　”か、レジスタ３に要素数”　１０　”が
セットされる。規定値レジスタ］２には規定値゛８″か
既に設定されている。

■距離検出回路７において要素間距離″１６”が８の倍
数であることを検出し要求制御回路２０にこれを通知す
る。

■要求制御回路２０は他のアクセス要求がないので一括
処理回路］Ｏに処理開始信号を送出する。

一括処理回路１（］は先頭アドレス“Ｉｎｎ”から順に
アドレスを生成しては送出し、送出することに要素数を
カウントダウンして行く。

■プロセッザＡの３回目のアクセス要求処理中にプロセ
ッサＢから単一データアクセス要求かあり、レジスタ４
にアドレス゛３１４”　　レジスタ６３ に要素数”　１　”がセットされる。

■要求制御回路２０は、処理中のプロセッサＡのアクセ
ス要求における要素間Ｗ１離か８つの倍数であるから、
一括処理回路１０に処理中断信号を送出する。処理中断
信号を受けた一括処理回路１０は４回［１のアドレスを
送出したところで処Ｊ１１１を中断する。

■要求制御回路２０は一括処浬回路］１に処理開始信号
を送出する。

■−一括理回路１１はアドレス°’８１４”を送出し、
要素数カウンタをカウントダウンするが、要素数Ｏにな
ったので処理終了信号を要求制御回路２０に送出する。

■要求制御回路２０は一括処理［す］路］０に処理再開
信号を送出する。一括処理回路１０は５回に１のアドレ
ス゛’１６４”から再び順に７′ドレスをｌＩノ戊して
送出し、送出することに要素数カウンタをカウントダウ
ンする。

■−一括理回路１０は要素数か０になったので処理終了
信号を送出する。

］４ 上記実施例においては、規定値レジスタ１２の値として
′８”とし、また１１１２離検出１ｉ１路７．８はアク
セス要求の要素間距離が０または規定値パ８°′の倍数
であることを検出する場合について示しているか、一般
的には以ドの如く考えることかできる。

インタリーブメモリとして、例えば第５図に示す様にメ
モリバンク数Ｍ＝１６のものを考え、アクセスボー１・
＃０からはバンク（０，４８１２）がアクセス可能で、
アクセスポート＃１からはバンク（］、５，９，１．３
）かアクセス可能であるような場合を考える。このとき
、アクセスホト番号か累なれば同峙アクセスかｉ＋Ｊ能
であるものとする。

ここで、アクセス要素間ｌｌ口離か０またはＭの倍数の
ときには、同一のバンクに全てのアクセス要素が格納さ
れている例であり、先頭バンクが０てあれは、］６バン
クや３２バンク飛びでのバンクアクセスが生し、全要素
てバンクコンフリク！・（競合）が起る最悪のケースと
なる。

５ 第５図のメモリの例で、０バンクを先頭に８バンク飛び
であれば、第６図に示す様に３要素１１は再び０バンク
となるので、アクセスボーｈ　＃　０からマシンザイク
ル毎に１要素ずつアクセスしても、３ザイクルロ（３要
素１工１）には、また０バンクかアクセスされることに
なる。第６図では、バンクサイクルをマシンサイクルの
４倍として示した例であるが、バンクサイクルが３マシ
ンサイクル以上であれば、バンクコンフリクトが生じて
待ち合せが必要となるのである。

次に、アクセス要素間距離がＭの約数となった場合を考
える。この場合にはバンクのバンクサイクル時間中に同
一バンクにアクセスが再びめくってくる場合である。高
速な処理装置を有するシステムでは、メモリバンクザイ
クル１１！ｊ間はマシンリイクル時間に比しかなり長く
なるよう設定されている。

再び、第５図のメモリの例で、０バンクを先頭に２バン
ク飛びであれば、第７図に示す様にハンクコンフリクＩ
・はＡ［じず、４バンク飛び以−］二にな］６ るとバンクコンフリクトが発生ずることになる。

そこで、Ｍ−１６の場合には、規定値レジスタ１２の規
定値を４に設定し、ｆｆ１．：離検出回路７，８として
、アクセス要求の要素間距離かＯまたは規定値４以上の
Ｍの約数あるいは倍数であることを検出するようにして
おけば、それ以外はバンクコンフリクトか生じないから
である。

尚、この規定値はバンクコンフリクトが発生ずる最低数
ではなく、メモリバンク数をバンクサイクル防間をもと
に定められる値である。

発明の効果 叙上の如く本発明によれば、あるプロセッサからの要素
間距離がメモリバンク数の約数あるいは倍数の等間隔配
置データアクセス要求を一括処理中に、他のプロセッサ
から！１１−データのアクセス要求を含むバンクコンフ
リクトが生じないようなアクセス要求かあった場合、そ
の一括処理を中断して他プロセツサからのアクセス要求
を処理することによって、各プロセッサのメモリアクセ
ス要求処理のバランスを保ち、システム全体の処理効　
７ 率を高めることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図及び第３
図は本発明の実施例における要求制御回路の制御論理を
示す図、第４図は本発明の実施例の動作を示すタイムチ
ャー１・、第５図はメモリバンク構成例を示す図、第６
図及び第７図はバンクコンフリクトが発生する場合を夫
々説明するための図である。 主要部分の符号の説明 ７．８・・・・距離検出回路 １．０．ｌｉ・・・・一括処理回路 １２・・・・・・規定値レジスタ ２０・・・・・・要求制御回路 ４０・　記ｔＱ装置 出廓人　１１木電気株式会社

Claims (1)

【特許請求の範囲】
1. （１）Ｍ個のバンクから構成されバンク順にアドレス付
   けられた記憶装置に対する複数の処理装置からのアクセ
   ス要求を受け、優先制御を行いつつこれ等アクセス要求
   を処理する記憶アクセス制御方式であって、前記記憶装
   置上に一定間隔で配置された複数要素に対するアクセス
   要求を一括処理要求として処理する一括処理手段と、前
   記一括処理要求の要素間距離が０または予め設定された
   所定値以上のＭの約数あるいは倍数であることを検出し
   て検出信号を発生する距離検出手段とを設け、１の処理
   装置のアクセス要求の一括処理中において、他の処理装
   置からのアクセス要求が発生したとき、前記１の処理装
   置のアクセス要求に対して前記検出信号が発生され、か
   つ前記他の処理装置のアクセス要求に対して前記検出信
   号が発生されなかったとき、前記１の処理装置の一括処
   理を中断して前記他の処理装置のアクセス要求を優先し
   て処理する様にしたことを特徴とする記憶アクセス制御
   方式。