JPH04232558A - マルチプロセッサシステム - Google Patents

マルチプロセッサシステム

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JPH04232558A
JPH04232558A JP3135264A JP13526491A JPH04232558A JP H04232558 A JPH04232558 A JP H04232558A JP 3135264 A JP3135264 A JP 3135264A JP 13526491 A JP13526491 A JP 13526491A JP H04232558 A JPH04232558 A JP H04232558A
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JP
Japan
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interrupt
signal
processor
processors
multiprocessor
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JP3135264A
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Inventor
Richard S Piepho
リチャード　スルワート　ピーホ
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AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
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Publication date
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    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
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    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、共用メモリマルチプロ
セッサシステムにおける割込み処理装置に関する。
【０００２】
【従来の技術】一般に、プロセッサシステムにおいて高
いスループットを達成するために、特にプロセッサシス
テムの容量がモジュールにより着実に増加する利点を達
成するために、マルチプロセッサシステムが用いられる
。このマルチプロセッサシステムは、複数の類似または
同一のプロセッサからなり、その各プロセッサが共通メ
モリをアクセスするものである。
【０００３】このようなシステムのプロセッサは、一般
的にバックグラウンドタスクと割込みタスクの両者を処
理する。すなわち、バックグラウンドタスクは処理に長
時間を要するタスクであり、割込みタスクは特定の割込
み信号に応答して処理が行われ、割込み信号が受信され
た後ほとんど瞬時に行われねばならないタスクである。 割込み信号は、一般的にディスクもしくはテープ装置等
の入出力装置により生成され、即時処理を要求する。
【０００４】割込み信号の個別ソースが多数あるこのよ
うなマルチプロセッサシステムにおいては、各新規な割
込みの処理をマルチプロセッサシステムのプロセッサの
１つに割当てることが必要である。従来、すべての割込
みが１つのプロセッサに行くように構成されたものがあ
った。この構成では、サポートできるシステムのサイズ
に制限がある。すべての割込み処理は、必ず共通のプロ
セッサに集められ、このプロセッサが平均割込み処理ロ
ードのみならずクラスタ化割込み処理をも行わねばなら
ないからである。
【０００５】これら問題点のうちのいくつかは、次の第
２の構成により解決される。すなわち、すべての割込み
は、最初に単一のプロセッサにチャンネルを通して送ら
れ、次に各特定の割込みを処理するためにこのプロセッ
サが他のプロセッサの１つに順番に割込みをかける。こ
の方法の欠点は、最初のプロセッサの処理時間がその割
込みを実際に処理するプロセッサの処理時間に加わるた
めに、必然的に応答時間がスローダウンすることである
。さらに、この最初の割込み処理に一部もしくは全部が
専用として用いられる最初のプロセッサの資源は他の目
的に使用できないため、この構成は資源を無駄にする。
【０００６】さらにまた、もし割込みがクラスタ化され
ていると、これらクラスタ化された割込みは最初のプロ
セッサでバックアップされるため、最後のクラスタ化割
込みの処理の遅れは受入れられないものとなる。
【０００７】別の構成では、割込みは専用割込みバスか
またはマルチプロセッサシステムメモリバスのいずれか
に置かれる。割込みソースはこれらバスのいずれかでア
イドルインターバルを待ち、このアイドルインターバル
を検出すると割込みソースを識別する信号が出る。次に
、この割込みはマルチプロセッサシステムの各プロセッ
サに渡され、あるアービトレーション装置を経て１つの
プロセッサがその割込みをピックアップする。この割込
みの処理を行う特定のプロセッサは次のように選択され
る。
【０００８】すなわち、すべてのプロセッサに割込み信
号をピックアップさせる。そして所定のアービトレーシ
ョン装置を介してこの割込みを処理する特定のプロセッ
サをそれら自身の間で自動的に選択する。または、割込
み信号を逐次各プロセッサに渡し、各プロセッサは割込
み信号をピックアップして他のプロセッサに信号を渡さ
ぬようにするか、または割込み信号をピックアップしな
いで他のプロセッサにその信号を渡して他のプロセッサ
の１つがピックアップするようにする。
【０００９】
【発明が解決しようとする課題】多くのマルチプロセッ
サシステムでは、各割込み信号が実際に複数のソースを
表すように割込みがクラスタ化されている。例えば、１
つの割込み信号が３つまたは４つのテープ装置により生
成された割込みを表す場合がある。従って、実際には、
各割込み信号は複数の基本割込みソースを表わしている
。割込み処理を均一に分散させるような構成は非常に難
しく、最新の構成においても問題となっている。
【００１０】例えば、順次各プロセッサに接続される割
込みバスが用いられる場合、各プロセッサは割込みのレ
ベルに基づき割込みを受け入れるかどうかの決定をする
が、第１のプロセッサはオーバーロードとなるかアンダ
ーロードとなる。その理由は、異なるレベルでの割込み
速度の変化のため、および実際上各レベルに付随する割
込み部分を適切に予測する能力がないためである。
【００１１】このように、共用メモリマルチプロセッサ
システムにおいて、各プロセッサが割り込み処理ロード
をほぼ公平に負担し、割込みが高速かつ効率良く処理さ
れるように複数のプロセッサの間で割込みを分散する満
足できる構成はなかった。
【００１２】また、パーソナルコンピュータ（ＰＣ）を
対象として書かれ、ＰＣ上で作動する標準的ソフトウェ
ア及びハードウェア割込みドライバとインタフェースす
るように書かれた多数のプログラムがある。ＰＣ割込み
ハードウェア（ソフトウェアと割込みドライバにより制
御される）の工業規格として、ＢＣＰＲサービス社発行
（１９８９年）の拡張工業規格アーキテクチャスペシフ
ィケーション（Ｅｘｔｅｎｄｅｄ　　Ｉｎｄｕｓｔｒｙ
　　Ｓｔａｎｄａｒｄ　　Ａｒｃｈｉｔｅｃｔｕｒｅ（
ＥＩＳＡ）Ｓｐｅｃｉｆｉｃａｔｉｏｎ）バージョン３
．１がある。
【００１３】このようなドライバは、例えばＰＣ端末の
ビデオディスプレイ制御に用いられる。このようなプロ
グラムの一例に代表的ＰＣコンソールドライバがある。 このクラスのＰＣ割込み信号は、特定のプロセッサおよ
びそのプロセッサ内のレジスタロケーションの特定のセ
ットに送られなければならない。マルチプロセッサシス
テムに用いられる割込みドライバのタイプは、ＰＣ割込
みドライバとはコンパチブルではない。
【００１４】従来技術は次の構成がないという問題も有
する。すなわち、共用メモリを有するマルチプロセッサ
システムのプロセッサの間で割込みを公平に分散させ、
かつ特定の事前に選択されたプロセッサ（ＰＣプロセッ
サとして作動）にこれらの割込みのサブセットを分散さ
せ、そしてＰＣハードウェア及びソフトウェアとコンパ
チブルな構成での割込みのこのサブセットを伝送する構
成である。
【００１５】
【課題を解決するための手段及び作用】上記課題を解決
するために、本発明では、次のように共用メモリマルチ
プロセッサシステムの複数のプロセッサの間で割り込み
が分散される。その複数のプロセッサの中で、最高ラン
クの利用可能プロセッサが、プロセッサの最近の割込み
処理ヒストリを表わすプレフィックスにより補正される
ような、アービトレーション構成により選択され、割込
みを処理する。
【００１６】各マルチプロセッサ割込み信号はすべての
プロセッサに分散され、アービトレーション装置を用い
て実際的にその割込みを処理するプロセッサを選択する
。各プロセッサは、プロセッサランク識別を有し、最高
ランク識別を有する利用可能プロセッサが割込みを処理
するのに選択される。本発明では、プロセッサのランク
識別は、プロセッサランク識別をプレフィックスとして
有効な前置追加表示により補正され、この表示は最後の
割込みが処理された以降経過した時間およびその割込み
の処理ロードを表わす。
【００１７】この表示としては単純に１ビットであって
、これは割込みが処理された後、所定時間内にリセット
される。また、アービトレーションは次のようにプロセ
ッサの間で信号を伝送することに基づく。すなわち、低
位にランクされたプロセッサからの信号は、高位にラン
クされたプロセッサからの信号により無効とされる。 プロセッサの指示は、次のようにバックプレーン回線に
組込まれる。それは、プロセッサがプラグインされるバ
ックプレーン上の位置が、そのプロセッサのランクを決
める。
【００１８】分散バスから割込み信号を受信するのに用
いられる回路は、次の割込み分散論理を有する。それは
、プロセッサがその種類の信号に対し、最高位にランク
されたプロセッサである場合、そのプロセッサが処理す
るよう要求するタイプのアクティブ信号であることを認
識し、アービトレーションを行い、割込み先のデータを
定める割込み分数媒体の付加情報を受取る論理である。 割込みレジスタは、割込み分散論理に基づいて設定され
割込みのランクを示す信号を受信する。
【００１９】このランクは、プロセッサ内に用いられる
割込みマスクレジスタの内容と論理的に結合され、プロ
セッサが処理する割込みのレベルを選択する。もし割込
み信号がマスクされたレベルのものである場合、このプ
ロセッサは割込みに役立とうと宣言することができ、ア
ービトレーション論理は宣言するプロセッサのうちのど
れが実際に割込みを処理するのかを決める。このアービ
トレーション構成では、高位ランクのプロセッサからの
宣言する信号が低位ランクのプロセッサからの宣言する
信号を抑制する。
【００２０】共用メモリマルチプロセッサシステムのプ
ロセッサのうちいくつかは、割込み信号を含むＰＣコン
パチブル入力を受信し、ＰＣコンパチブル出力を送信す
るように構成され、また割込み信号および多重処理シス
テムの他の入出力信号を送受信するように構成されてい
る。本発明の一特定例では、このシステムの各プロセッ
サがマルチプロセッサ入出力割込み信号を受信する。
【００２１】受信されたマルチプロセッサ入出力割込み
信号は、割込み分散媒体によりすべてのプロセッサの間
にされ、ＰＣコンパチブル割込み信号はプロセッサのい
くつかとの間に分散される。各プロセッサは内部アービ
トレーション論理を有し、そして与えられた割込みを処
理するプロセッサはどれであるかを選択する。本例では
、アービトレーションスキームは、次のような他のすべ
てのプロセッサのランクと異なるランクを有する各プロ
セッサに基づく。ここでは、そのランクは、先の割込み
処理ヒストリに基づき割込み処理選択の指標に基づいて
前置付加される。
【００２２】最高位にランクされたプロセッサは、この
指標に基づいて補正され、割込みを処理する。本発明の
１つの特徴として、ＰＣコンパチブルモードを用いネッ
トワークインタフェースから複数のＰＣに接続されるネ
ットワーク上の入力をドライブし受信する。好都合に、
この構成によりＰＣコンパチブルユニプロセッサインタ
フェースソフトウェアが用いられてネットワークの他の
端末におけるユニプロセッサおよびマルチプロセッサシ
ステムの間で通信を行う。
【００２３】好都合に、本発明により接続されたプロセ
ッサまたは通信システムのプロトコルを満足する現存の
ＰＣコンパチブルソフトウェアが、次のマルチプロセッ
サシステムにインタフェースするのに使用される。ここ
では、このマルチプロセッサシステムは、性能向上のた
めに異なるプロトコルを用いて、マルチプロセッサシス
テム内および他の装置との通信を行う。
【００２４】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は、マルチプロセッサシステムのブロック
図である。図１において、コンパチブルプロセッサエレ
メントＣＰＥ−１（ブロック１００）、・・・、コンパ
チブルプロセッサエレメントＣＰＥ−２（ブロック１０
１）を有する。これらは、標準的パーソナルコンピュー
タ（ＰＣ）のハードウェア規格およびソフトウェア規格
とコンパチブルな方法で入出力装置とインタフェースす
る処理エレメントであり、図２に詳細を示す。
【００２５】また、マルチプロセッサコンパチブル入出
力装置から信号を得て、主メモリバス１２３および割込
み信号分散媒体１２１と通信する入出力チャネル１（ブ
ロック１１５）、・・・、入出力チャネル２（ブロック
１１６）を有する。さらに多重処理エレメントＭＰＥ−
１（ブロック１１０）、・・・、ＭＰＥ−２（プロック
１１１）がある。コンパチブルプロセッサエレメントＣ
ＰＥ−１（ブロック１００）が割込み信号バス１２５及
び割込み分散媒体１２１の両者と接続されるのに対し、
多重処理エレメントＭＰＥ−１（ブロック１１０）は割
込み分散媒体１２１にのみ接続される。
【００２６】これは、コンパチブルプロセッサエレメン
ト１００は、ＰＣ標準入出力モードでのみ作動するネッ
トワークインタフェース１３３のような装置及び割込み
分散媒体１２１上でその割込み信号を送ることによりマ
ルチプロセッサモードで動作するように構成されるディ
スク１３１のような入出力装置と通信できるのに対し、
多重処理エレメント１１０は割込み分散媒体１２１から
割込み信号を受信するのみだからである。
【００２７】入出力チャネル１１５、・・・、１１６の
各々は、割込み信号バス１２５から１つ以上の入出力制
御信号を受信し、それらを用いて割込み分散媒体１２１
への信号を生成する。さらに入出力チャンネル１１５、
・・・、１１６は、周辺装置と主メモリバス１２３との
間でデータ通信するのに用いられる。主メモリバス１２
３は、コンパチブルプロセッサエレメント１００、・・
・、１０１および多重処理エレメント１１０、・・・、
１１１の両者に接続されている。これらは主メモリバス
１２３経由で共用主メモリ１３５と通信する。
【００２８】マルチプロセッサ入出力エレメントは共用
主メモリ１３５と次のように通信する。コンパチブルプ
ロセッサエレメント１００がディスク１３１をアクセス
したい場合、例えば、コンパチブルプロセッサエレメン
ト１００は、ディスク出力が書き込まれるべきメモリの
アドレスを含め、共用主メモリ１３５に要求を書き込む
。コンパチブルプロセッサエレメント１００はデータバ
ス１２６を経由してディスク１３１のコントローラの既
知の場所に要求指標を書き込む。
【００２９】ディスクコントローラは、データバス１２
６、入出力チャネル１１５、および主メモリバス１２３
を経由して共用主メモリ１３５を読取り、アドレス指定
およびデータ転送長情報を得る。次に、ディスク１３１
は要求されたデータをアクセスして、そのデータをデー
タバス１２６、入出力チャネル１１５および主メモリバ
ス１２３を経由して共用主メモリ１３５に引渡す。ディ
スク動作が完結されると、ディスク１３１は割込み信号
バス１２５を介して入出力チャネル１１５に割り込み信
号を送る。次に、入出力チャネル１１５は、割込み分散
媒体１２１上に割込み信号を送り、ディスク動作が完了
したことをマルチプロセッサシステムに通知する。
【００３０】割込み信号バス１２５は、特定の割込み信
号に接続されたコンパチブルプロセッサエレメント１０
０、・・・、１０１および入出力チャンネル１１５、・
・・、１１６チャネルにソースから割込み信号を送る回
線束を有する。ＰＣコンパチブルのネットワークインタ
フェース１３３が１つ以上のキャラクタを伝送したい場
合、割込み信号バス１２５を介して、接続されたコンパ
チブルプロセッサエレメント、この場合はコンパチブル
プロセッサエレメント１００に割込みをかける。
【００３１】次に、コンパチブルプロセッサエレメント
１００はネットワークインタフェース１３３からデータ
を受取り共用主メモリ１３５に記憶するために、コンパ
チブルプロセッサエレメント１００から主メモリバス１
２３への接続を用いて共用主メモリ１３５におけるその
データの記憶を制御する。ネットワークインタフェース
１３３からのデータは、データバス１２６、コンパチブ
ルプロセッサエレメント１００、および主メモリバス１
２３を経由して共用主メモリ１３５に伝送される。コン
パチブルプロセッサエレメント１００は、データバス１
２６を経由してネットワークインタフェース１３３の既
知の場所に第１の要求書込みによりデータを送る。従っ
て、データはコンパチブルプロセッサエレメント１００
からデータバス１２６を介してネットワークインタフェ
ース１３３に送られる。
【００３２】別のモードでは、コンパチブルプロセッサ
エレメント１００は直接メモリアクセス装置を有し、ネ
ットワークインターフェース１３３からデータバス１２
６を経由するメモリバス１２３へのデータ伝送を直接制
御する。さらに別のモードでは、ネットワークインタフ
ェース１３３は、共用主メモリ１３５とインタフェース
との間のデータの転送を制御する直接メモリアクセス装
置を有し、コンパチブルプロセッサエレメント１００を
メモリバス１２３にアクセスするアクセス手段として用
いる。
【００３３】図２において、コンパチブルプロセッサエ
レメント１００は、ＰＣコンパチブルネットワークイン
タフェース１３３からの信号を搬送する割込み信号バス
１２５から割込み信号を受取る。また図２の底部では、
割込み分散媒体１２１から割込み信号を受信する。最初
に、割込み分散媒体１２１から受信する信号を考える。 これらの信号は割込み分散論理部２０１に入り、特に分
散論理部２０１内の割込み識別子レジスタ２０３で終わ
る。
【００３４】この識別子レジスタ２０３の出力は、アー
ビトレーション（ＡＲＢ）部２０５に接続される。この
ＡＲＢ部２０５には、割込みレベルマスクレジスタ２０
９、ランクプレフィックス部２０６、プロセッサランク
識別部２０７、割込み分散媒体１２１からの入力がある
。また、割込み分散媒体１２１は他のプロセッサエレメ
ント内のＡＲＢ部２０５の出力からの信号を搬送する。
【００３５】ランクプレフィクス部２０６は、プロセッ
サランク識別部２０７のモディファイアである。ランク
は、プロセッサエレメントを相互接続するバックプレー
ンにプラグインされたプロセッサの位置によりプロセッ
サランク識別部２０７内で決定される。本実施例では、
ランクプレフィックス部は割込み処理が始まった後０に
セットされ、割込み処理につづく１００マイクロ秒後は
１にセットされる。
【００３６】コンパチブルプロセッサエレメント１００
が割込み分散媒体１２１から受取った割込みを処理でき
る候補である場合、ＡＲＢ部２０５はコンパチブルプロ
セッサエレメント１００の補正されたランクを表わす直
列信号を送る。コンパチブルプロセッサエレメント１０
０は、このランクを送る一方、割込み分散媒体１２１を
モニタする。コンパチブルプロセッサエレメント１００
が「０」を送信し、「１」をモニタする場合、これはよ
り高位の補正ランクのプロセッサエレメントが利用可能
な候補であるという信号であり、コンパチブルプロセッ
サエレメント１００はこの割込みを処理しない。そうで
ない場合、コンパチブルプロセッサエレメント１００は
割込みを処理する。この場合、ＡＲＢ部２０５の出力は
アクティブである。
【００３７】ＡＲＢ部２０５の出力がアクティブである
場合、割込みレベルのコード化バージョンは、ゲートＧ
１（ブロック２２１）によりゲートされ、割込みレベル
レジスタ（ＸＩＲ）２２３に記憶される。割込みレベル
レジスタ２２３は１６個の信号のうちからの１つの信号
として割込みレベルを記憶する。これによりゲートＧ３
（ブロック２２７）において、割込みレベルマスクレジ
スタ２０９の出力と割込みレベルレジスタ２２３の出力
の結合を容易にし、割込みレベルはプロセッサが処理で
きる範囲内にあることを確実にする。
【００３８】次に割込みレベルマスクレジスタ２０９は
、現割込み信号のレベルの次の割込み信号を現割込み信
号と同位または低位のレベルでフィルタアウトするよう
にソフトウェアの制御下で変更される。ゲートＧ３の出
力は、周辺割込みコントロール部ＰＩＣ−２（ブロック
２３１）のレジスタに入る単一ビット信号である。この
信号は、割込み分散媒体１２１から受信された割込み信
号を識別する位置で周辺割込みコントロール部２３１に
入る。
【００３９】コンパチブルプロセッサエレメント１００
により直接受信された割込み信号は、周辺割込みコント
ロール部２３３もしくは周辺割込みコントロール部２３
１に入力される。また、周辺割込みコントロール部２３
３は、コンパチブルプロセッサエレメント１００内の内
部割込みソースから入力を受信する。周辺割込みコント
ロール部２３１の割込み信号インディケータのいずれも
がハイである場合、周辺割込みコントロール部２３１の
出力は、周辺割込みコントロール部２３３の事前に決め
られた位置に格納される。プロセッサ２４０は、周辺割
込みコントロール部２３３の割込みインディケータのい
ずれかがハイである場合、周辺割込みコントロール部２
３３及び周辺割込みコントロール部２３１の状態を試験
する。
【００４０】周辺割込みコントロール部２３１の適切な
ビット位置におけるアクティブ信号により表示されるよ
うに、適切ならば、プロセッサ２４０は割込みレベルレ
ジスタ２２３の内容を試験し、周辺割込みコントロール
部２３１、周辺割込みコントロール部２３３及び割込み
レベルレジスタ２２３の内容に基づいてどの割込みを処
理すべきかを決める。プロセッサ２４０は主メモリバス
１２３と適切に通信する。多重処理エレメント１１０は
、コンパチブルプロセッサエレメント１００の上部に示
されたような割込み信号への接続がないことを除けば、
コンパチブルプロセッサエレメント１００と同様の構成
である。従って、多重処理エレメント１１０は、ゲート
２２７から出力された割込みのみを処理する。
【００４１】この構成を用いることにより、ネットワー
クインタフェース１３３との通信はＰＣコンパチブルモ
ードで十分に実施することができる。そのため、もしソ
フトウェアがＰＣコンパチブルモードネットワーキング
ソフトウェアを用いて通信を処理するように構成されて
いたとしても、このようなソフトウェアを書き込む必要
はない。また、このマルチプロセッサシステムは、マル
チプロセッサモードの通信を制御するためのソフトウェ
アを用いて、従来のマルチプロセッサモードでディスク
１３１と通信することができる。
【００４２】本実施例では、割込み信号バス１２５から
の１１個の出力がコンパチブルプロセッサエレメント１
００で終わる。周辺割込みコントロール部２３１、２３
３の各々は７個の入力信号を受け取り、６個の割込み信
号が周辺割込みコントロール部２３３で終了し、５個の
割込み信号が周辺割込みコントロール部２３１で終了す
る。このことから、周辺割込みコントロール部２３１の
出力が周辺割込みコントロール部２３３の７番目の入力
をセットするのに用いられ、また、ゲート２２７の出力
が周辺割込みコントロール部２３１の６番目もしくは７
番目の入力をセットするのに用いられる。
【００４３】本発明の他の一実施例では、ランクプレフ
ィックス部２０６はカウンタであり、その初期値は割込
みの処理ロードによりソフトウェアでセットされ、また
それは所定の速度、例えばミリ秒毎に一度で、自動的に
増加される。この構成によれば、複雑な割込みを処理し
たプロセッサを次の割込み処理前に平均してより長い時
間待つようにすることができるという利点がある。。
【００４４】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００４５】
【発明の効果】以上述べたごとく、本発明によれば、共
用メモリマルチプロセッサシステムにおいて、割り込み
処理ロードを均一に分散し割込みを高速かつ有効に処理
することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるマルチプロセッサシス
テムの構成を示すブロック図である。
【図２】マルチプロセッサシステムの１つのプロセッサ
内の割込み処理を示すブロック図である。
【符号の説明】
１００　　コンパチブルプロセッサエレメント１（ＣＰ
Ｅ−１） １０１　　コンパチブルプロセッサエレメント２（ＣＰ
Ｅ−２） １１０　　多重処理エレメント１（ＭＰＥ−１）１１１
　　多重処理エレメント２（ＭＰＥ−２）１１５　　入
出力チャネル１（Ｉ／Ｏ　　ＣＨ−１）１１６　　入出
力チャネル２（Ｉ／Ｏ　　ＣＨ−２）１２１　　割込み
信号分散媒体 １２３　　主メモリバス １２５　　割込み信号バス １２６　　データバス １３１　　ディスク １３３　　ネットワークインタフェース１３５　　共用
主メモリ ２０１　　割込み分散論理部 ２０３　　割込み識別レジスタ ２０５　　アービトレーション（ＡＲＢ）部２０６　　
ランクプレフィックス部 ２０７　　プロセッサランク識別部 ２０９　　割込みレベルマスクレジスタ（ＸＩＭ）２２
１　　ゲート（Ｇ１） ２２３　　割込みレベルレジスタ（ＸＩＲ）２２７　　
ゲート（Ｇ３） ２３１　　周辺割込みコントロール部（ＰＩＣ−２）２
３３　　周辺割込みコントロール部（ＰＩＣ−１）２４
０　　プロセッサ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】　　データを処理する複数のプロセッサと
    、前記各プロセッサによりアクセスできる主メモリ手段
    と、前記複数のプロセッサの各々にマルチプロセッサ割
    込み信号を分散する割込み分散手段を有するマルチプロ
    セッサシステムにおいて、前記プロセッサ間で割込みロ
    ードを分散する前記プロセッサ間に配置されたアービト
    レーション手段を有し、このアービトレーション手段は
    使用可能信号及び各プロセッサのランクを示す第１の信
    号及び各プロセッサの割込み処理ヒストリを示す第２の
    信号に応答して割込み処理を割り当て、前記第１の信号
    と前記第２の信号とは結合されて各プロセッサに対する
    補正されたランクを形成し、所定の方向に最も大幅に補
    正されたランクを有するプロセッサを前記割込みを処理
    するために用いられることを特徴とするマルチプロセッ
    サシステム。
  2. 【請求項２】　　各プロセッサのランクを示す前記第１
    の信号は、前記プロセッサを相互接続するバックプレー
    ンにおけるプロセッサの位置により定められることを特
    徴とする請求項１記載のマルチプロセッサシステム。
  3. 【請求項３】　　前記第２の信号は、最新の割込みを処
    理した以後の経過時間を示し、かつ前記第１の信号に対
    する最上位のプレフィックスとして用いられることを特
    徴とする請求項１記載のマルチプロセッサシステム。
  4. 【請求項４】　　前記第２の信号は、最新の割込みを処
    理した以後の経過時間により補正されるような最新に処
    理された割込みの関数を示すことを特徴とする請求項１
    記載のマルチプロセッサシステム。
  5. 【請求項５】前記マルチプロセッサの割込み信号は複数
    の信号のクラスに含まれ、各プロセッサは前記複数クラ
    スのいくつかをマスクするマスク手段を有し、そのマス
    ク手段が前記複数のクラスのいくつかをマスクした状態
    にあるプロセッサは、前記マスクされたクラスの割込み
    信号の処理には利用できないことを特徴とする請求項１
    記載のマルチプロセッサシステム。
  6. 【請求項６】　　データを処理する複数のプロセッサと
    、前記各プロセッサによりアクセスできる主メモリ手段
    と、前記各プロセッサにマルチプロセッサ割込み信号を
    分散する第１の分散手段とを有するマルチプロセッサシ
    ステムにおいて、パーソナルコンピュータ（ＰＣ）コン
    パチブル割込み信号を前記プロセッサのいくつかに分散
    する第２の分散手段を有し、前記いくつかのプロセッサ
    の各々は、前記ＰＣコンパチブル割込み信号に応答し、
    かつ前記第１の分散手段からのマルチプロセッサ割込み
    信号に応答して、割込み処理を割り当てる手段を有する
    ことを特徴とするマルチプロセッサシステム。
  7. 【請求項７】　　前記プロセッサ間に配置された前記プ
    ロセッサ間に割込みロードを分散するアービトレーショ
    ン手段を有し、このアービトレーション手段は、使用可
    能信号、各プロセッサのランクを示す第１の信号及び各
    プロセッサの割込み処理ヒストリを示す第２の信号に応
    答して割込み処理を割り当てる手段であり、前記第１の
    信号と前記第２の信号とは結合されて各プロセッサに対
    する補正されたランクを形成し、所定の方向に最も大幅
    に補正されたランクを有するプロセッサが前記割込みを
    処理するために用いられることを特徴とする請求項６記
    載のマルチプロセッサシステム。
  8. 【請求項８】　　各プロセッサのランクを示す前記第１
    の信号は、前記プロセッサを相互接続するバックプレー
    ンにおける前記プロセッサの位置で定められることを特
    徴とする請求項７記載のマルチプロセッサシステム。
  9. 【請求項９】　　前記第２の信号は、最新の割込みを処
    理した以後の経過時間を示し、かつ前記第１の信号に対
    する最上位のプレフィックスとして用いられることを特
    徴とする請求項７記載のマルチプロセッサシステム。
  10. 【請求項１０】　　前記第２の信号は、最新の割込みを
    処理した以後の経過時間により補正されるような最新に
    処理された割込みの関数を示すことを特徴とする請求項
    ７記載のマルチプロセッサシステム。
  11. 【請求項１１】　　前記マルチプロセッサ割込み信号及
    び前記ＰＣコンパチブル割込み信号は複数の信号のクラ
    スに含まれ、前記各プロセッサは前記複数クラスのいく
    つかをマスクする手段を有し、そのマスク手段が前記複
    数のクラスのいくつかをマスクした状態にあるプロセッ
    サは、前記マスクされたクラスの割込み信号の処理には
    利用できないことを特徴とする請求項６記載のマルチプ
    ロセッサシステム。
  12. 【請求項１２】　　前記ＰＣコンパチブル割込み信号の
    １つは、ネットワークを複数のパーソナルコンピュータ
    に接続可能にするネットワークインタフェースから受信
    可能であり、ユニプロセッサＰＣまたは前記ネットワー
    クインタフェースに接続可能な他のプロセッサとの間で
    通信できるように、ＰＣコンパチブルユニプロセッサイ
    ンタフェースソフトウェアが使用されることを特徴とす
    る請求項６記載のマルチプロセッサシステム。
  13. 【請求項１３】　　データを処理する複数のプロセッサ
    と、前記各プロセッサによりアクセスできる主メモリ手
    段と、前記各プロセッサにマルチプロセッサ割込み信号
    を分散する第１の分散手段を有するマルチプロセッサシ
    ステムにおいて、ＰＣコンパチブル割込み信号を前記複
    数のプロセッサのいくつかに分散する第２の分散手段を
    有し、前記プロセッサのいくつかは前記ＰＣコンパチブ
    ル割込み信号に応答し、かつ前記割込み分散手段からの
    マルチプロセッサ割込み信号に応答する手段を有し、前
    記プロセッサ間に配置された前記プロセッサ間に割込み
    ロードを分散するアービトレーション手段を有し、前記
    アービトレーション手段は、使用可能信号、各プロセッ
    サのランクを示す第１の信号及び各プロセッサの割込み
    処理ヒストリを示す第２の信号に応答して割込み処理を
    割り当てる手段であり、前記第１の信号と前記第２の信
    号とは結合されて、各プロセッサに対する補正されたラ
    ンクを形成し、所定の方向に最も大幅に補正されたラン
    クを有するプロセッサが前記割込みを処理するために用
    いられ、前記第２の信号は最新の割込みが前記各プロセ
    ッサで処理された以後の経過時間を示し、かつ前記第１
    の信号に対する最上位のプレフィックスとして用いられ
    、　　各プロセッサのランクを示す前記第１の信号は前
    記プロセッサを相互接続するバックプレーンにおける前
    記プロセッサの位置で定められ、前記マルチプロセッサ
    割込み信号及び前記ＰＣコンパチブル割込み信号は複数
    の信号のクラスに含まれ、前記各プロセッサは前記複数
    クラスのいくつかをマスクする手段を有し、そのマスク
    手段が前記複数のクラスのいくつかをマスクした状態に
    あるプロセッサは、前記マスクされたクラスの割込み信
    号の処理には利用できないことを特徴とするマルチプロ
    セッサシステム。
  14. 【請求項１４】　　前記ＰＣコンパチブル割込み信号の
    １つは、ネットワークを複数のパーソナルコンピュータ
    に接続可能にするネットワークインタフェースから受信
    可能であり、ＰＣコンパチブルユニプロセッサインタフ
    ェースソフトウェアが、ユニプロセッサＰＣとの間で通
    信するのに用いられうることを特徴とする請求項１３記
    載のマルチプロセッサシステム。
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