JPH04246763A - マルチプロセッサ回路 - Google Patents

マルチプロセッサ回路

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JPH04246763A
JPH04246763A JP3032150A JP3215091A JPH04246763A JP H04246763 A JPH04246763 A JP H04246763A JP 3032150 A JP3032150 A JP 3032150A JP 3215091 A JP3215091 A JP 3215091A JP H04246763 A JPH04246763 A JP H04246763A
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JP
Japan
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interrupt
circuit
cpu
cpus
time
Prior art date
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Pending
Application number
JP3032150A
Other languages
English (en)
Inventor
Nobumasa Kurihara
宣昌 栗原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to CA002060338A priority patent/CA2060338C/en
Priority to AU10636/92A priority patent/AU644937B2/en
Priority to EP92300869A priority patent/EP0497628B1/en
Publication of JPH04246763A publication Critical patent/JPH04246763A/ja
Priority to US08/166,615 priority patent/US5423049A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＰＵを複数個使用した
マルチプロセッサ回路に関し、特に割り込みを好適に処
理するようにしたマルチプロセッサ回路に関する。
【０００２】
【従来の技術】従来、複数個のＣＰＵを備えるマルチプ
スセッサ回路では、図５に示すように複数個のＣＰＵ１
１〜１４に対して夫々割込線１を接続し、この割込線１
を通して入力されてくる割込信号を各ＣＰＵ１１〜１４
のいずれかで処理するように構成されている。
【０００３】
【発明が解決しようとする課題】このような構成の従来
のマルチプロセッサ回路では、各ＣＰＵにおける割込信
号の分配が明確に設定されていないため、図６のように
割込信号が入力された場合、特定のＣＰＵ１１が他のＣ
ＰＵ１２〜１４に対して極めて多くの割込信号を受け取
ってしまい、この特定のＣＰＵだけに負荷がかかるとい
うおそれがある。尚、図６における数字は、期間Ａｍｓ
において各ＣＰＵ１１〜１４が受け取った割込信号の数
を示している。このため、この特定のＣＰＵの処理が飽
和して処理時間が遅延されることになり、この結果マル
チプロセッサ回路全体の処理能力が低下されるという問
題が生じることになる。本発明の目的は割込信号を複数
個のＣＰＵに好適に分配することで、特定のＣＰＵへの
割込みを制限してその処理能力の向上を図ったマルチプ
ロセッサ回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明のマルチプロセッ
サ回路は、複数個のＣＰＵに割込制限回路を接続し、こ
の割込制限回路は対応するＣＰＵが一定時間に一定の数
以上の割込みを受け取ったときに、そのＣＰＵに対する
割込信号の受け取りを所定時間制限するように構成して
いる。この割込制限回路は、割込数を計数するカウンタ
と、計数時間を設定するタイマと、前記カウンタが設定
された計数時間に計数した割込数が所定以上のときに割
込線を遅延回路側に切り替え接続する切替回路とで構成
される。
【０００５】
【作用】本発明によれば、１つのＣＰＵにおける割込信
号の受け取りが所定数を越えたときには、所定時間の間
割込信号の受け取りを制限し、他のＣＰＵに引き取らせ
ることで割込信号を複数個のＣＰＵに略均等に分配する
。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック構成図である。 複数個、ここでは４個のＣＰＵ１１〜１４を割込線１に
対して並列に接続するとともに、各ＣＰＵ１１〜１４の
上流位置には夫々割込制限回路２１〜２４を接続してい
る。これら割込制限回路２１〜２４は、回路２１で代表
して図２に示すように、割込信号を計数するカウンタ３
１と、このカウンタ３１における計数時間を設定するタ
イマ３２と、前記カウンタ３１の計数結果に基づいて切
替動作される切替回路３３とを備えており、この切替回
路３２は割込信号をそのまま、或いは遅延回路３４を介
して夫々ＣＰＵ１１に入力させるように切り替え動作す
るように構成している。尚、前記タイマ３２は予め所定
の時間に設定されている。
【０００７】この構成によれば、割込制限回路２１〜２
４では、タイマ３２が所定時間、ここでは図３にＡｍｓ
で示す時間を設定し、カウンタ３１はこのＡｍｓの間に
対応するＣＰＵ１１〜１４が何個の割込信号を受取った
かを計数する。そして、この計数の結果、Ａｍｓの間に
所定数、ここでは１６以上の割込信号を受け取ったＣＰ
Ｕが存在する場合には、対応する割込制限回路は切替回
路３３を遅延回路３４側に切り替え、遅延回路３４で設
定される時間だけ割込信号がそのＣＰＵに入力されない
ようにする。したがって、この遅延時間の間、割込信号
は他のＣＰＵに受け取られて処理されることになる。
【０００８】図３では、ＣＰＵ１１において１７個の割
込信号を計数したため、図４に示すように１７個目の割
込信号の立ち上がりを利用して切替回路３３を動作させ
、これと同時に遅延回路３４を動作させる。これにより
、遅延時間Ａｍｓの間だけＣＰＵ１１では割込信号を受
け取らないようにし、その間割込信号が他のＣＰＵ１２
〜１４で引き取られるように動作した例を示している。 尚、図３における数字はＡｍｓ間において割込信号を受
け取った数を示している。
【０００９】したがって、この回路では、１つのＣＰＵ
に対する割込信号が所定数を越えたときには、そのＣＰ
Ｕにおける割込信号の受け取りを一定時間だけ制限する
ため、その間は他のＣＰＵで割込信号を受け取ることに
なり、この結果割込信号を複数個のＣＰＵに対して略均
等に分配することが可能となり、マルチプロセッサ回路
全体の処理能力を向上させることが可能となる。尚、時
間Ａｍｓは任意に設定でき、かつその間における受け取
り限界としての割込信号数も任意に設定することができ
る。
【００１０】
【発明の効果】以上説明したように本発明は、１つのＣ
ＰＵにおける割込信号の受け取りが所定数を越えたとき
には、所定時間の間割込信号の受け取りを制限して他の
ＣＰＵに引き取らせるので、割込信号が１つのＣＰＵに
偏って受け取られることが防止でき、そのＣＰＵの処理
時間が長くなることを回避してマルチプロセッサ回路の
処理能力を向上させることができる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック構成図である。
【図２】割込制限回路のブロック構成図である。
【図３】本発明における各ＣＰＵの割込信号受け取り状
態を示す図である。
【図４】割込制限回路における動作タイミングを示す図
である。
【図５】従来のマルチプロセッサ回路のブロック構成図
である。
【図６】従来のマルチプロセッサ回路における各ＣＰＵ
の割込み信号受け取り状態を示す図である。
【符号の説明】
１　　割込線 １１〜１４　　ＣＰＵ ２１〜２４　　割込制限回路 ３１　　カウンタ ３２　　タイマ ３３　　切替回路 ３４　　遅延回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　複数個のＣＰＵを割込線に対して並列
    接続してなるマルチプロセッサ回路において、前記各Ｃ
    ＰＵに割込制限回路を接続し、この割込制限回路は対応
    するＣＰＵが一定時間に一定の数以上の割込みを受け取
    ったときに、そのＣＰＵに対する割込信号の受け取りを
    所定時間制限するように構成したことを特徴とするマル
    チプロセッサ回路。
  2. 【請求項２】　　割込制限回路は、割込数を計数するカ
    ウンタと、計数時間を設定するタイマと、前記カウンタ
    が設定された計数時間に計数した割込数が所定以上のと
    きに前記割込線を遅延回路側に切り替え接続する切替回
    路とを備えてなる請求項１のマルチプロセッサ回路。
JP3032150A 1991-01-31 1991-01-31 マルチプロセッサ回路 Pending JPH04246763A (ja)

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JP3032150A JPH04246763A (ja) 1991-01-31 1991-01-31 マルチプロセッサ回路
CA002060338A CA2060338C (en) 1991-01-31 1992-01-30 Interruption controller for a multiprocessor computer system
AU10636/92A AU644937B2 (en) 1991-01-31 1992-01-30 Multiprocessor circuit
EP92300869A EP0497628B1 (en) 1991-01-31 1992-01-31 Interrupt controller for a multiprocessor computer system
US08/166,615 US5423049A (en) 1991-01-31 1993-12-14 Multiprocessor circuit

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CA (1) CA2060338C (ja)

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